타임투디지털 컨버터 및 이를 포함하는 완전디지털 위상고정루프 document_id 1020100038681

[청구항 1] 주파수 설정 워드값과 디지털 제어 발진기(digital controlled oscillator, dco) 클럭의 위상을 누하고 기준 클럭과 리타임드클럭간의 미세위상차를 검출하는 위상 카운터 상기 기준 클럭과 상기 리타임드클럭간의 미세위상차에 따라 상기 주파수 설정 워드와 상기 디지털 제어 발진기 클럭의 위상차를 보상하여 디지털 위상 에러값을 검출하는 위상 검출기 상기 디지털 위상 에러값을 필터링하고 위상 고정 루프(phase locked loop, pll) 동작 특성을 제어하는 디지털 루프 필터 상기 디지털 루프 필터의 출력이 일정해지는 시점을 검출하여 락 지시신호를 발생하는 락 검출기 상기 락 지시신호에 따라 동작 모드를 전환하면서, 상기 디지털 루프 필터의 출력에 따라 상기 디지털 제어 발진기 클럭 의 주파수가 가변되는 디지털 제어 발진기; 및 상기 디지털 제어 발진기 클럭을 낮 주파수로 리타임드한 상기 리타임드클럭을 발생하는 리타임드클럭 생성기를 포함하는 완전디지털 위상고정루프 [청구항 2] 제1항에 있어서,상기 리타임드클럭 생성기는 상기 디지털 제어 발진기 클럭의 상승에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 상승에지리타임드클럭을 발생하는 제1 래치회로; 및 상기 디지털 제어 발진기 클럭의 하강에지에 동기화되어 상기 기준 클럭의 신호값을 획득 및 출력하여 하강에지리타임드클럭을 발생하는제2래치회로포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 3] 제2항에 있어서,상기 위상 카운터는 상기 주파수 설정 워드의 위상을 상기 상승에지리타임드클럭에 따라 누산하는 기준위상 누산기;상기 디지털 제어 발진기 클럭의 위상을 누산시키는 가변위상누산기; 상기 상승에지리타임드클럭에 따라 상기 가변위상누산기의 값을 샘플링하여 상기 디지털 제어 발진기 클럭의 변화량을 검출하는 샘플러; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간 위상차를 검출하는타임투디지털컨버터포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 4] 제3항에 있어서,상기 타임투디지털 컨버터는 상기 기준 클럭의 위상을 지연시키는 지연 체인;상기 지연 체인의 출력을 상기 상승에지리타임드클럭과 상기 하강에지리타임드클럭에 따라 각각 샘플링하는 샘플러;상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 획득하는 에지 검출기; 및상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈연산하고 2배수하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는정규화곱셈기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 5] 제4항에 있어서,상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차와 상기 기준 클럭과 상기 하강에지리타임드클럭사이의 미세위상차를 뺄셈 연산하는 뺄셈기;상기 뺄셈기의 출력의 절대값을 획득하는 절대값 획득기;상기 절대값 획득기의 출력을 2배수하여 상기 디지털 제어 발진기 클럭주기를 획득하는 체배기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는곱셈기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 6] 제5항에 있어서,상기 정규화 곱셈기는 상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기를 평균화하는 디지털 제어 발진기 클럭주기 평균화기;상기 체배기를 통해 획득된 디지털 제어 발진기 클럭주기와 상기 디지털 제어 발진기 클럭주기 평균화기를 통해 평균화된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서를 통해 선택된 디지털 제어 발진기 클럭주기를 저장하는메모리더포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 7] 제3항에 있어서,상기 타임투디지털 컨버터는 상기 기준 클럭의 위상을 지연시키는 지연 체인;상기 지연 체인의 출력을 상기 상승에지리타임드클럭에 따라 샘플링하는 샘플러;상기 샘플러의 출력값 변화 시점을 검출하여, 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 획득하는 에지 검출기; 및상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 획득한 후 뺄셈연산하여 디지털 제어 발진기 클럭주기를 계산하고, 상기 디지털 제어 발진기 클럭주기로 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차를 정규화하여 출력하는정규화곱셈기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 8] 제7항에 있어서,상기 정규화 곱셈기는 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차의 최대값과 최소값을 검출하는 최대값 및 최소값 검출기;상기 최대값과 상기 최소값을 뺄셈 연산하여 상기 디지털 제어 발진기 클럭주기를 획득하는 뺄셈기; 및 상기 기준 클럭과 상기 상승에지리타임드클럭간의 미세위상차에 상기 디지털 제어 발진기 클럭주기의 역수를 곱하여 출력하는곱셈기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 9] 제8항에 있어서,상기 정규화 곱셈기는 상기 뺄셈기를 통해 획득된 디지털 제어 발진기 클럭주기와 기 설정된 디지털 제어 발진기 클럭주기 중 하나를 선택하여 출력하는 멀티플렉서; 및 상기 멀티플렉서의 출력을 상기 곱셈기에 제공하는메모리더포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 10] 제1항에 있어서,상기 락 검출기는 상기 디지털 루프 필터의 출력을 비트별로 비교하는 비교부;상기 비교부의 출력으로부터 서로 상이한 위상을 가지는 다수의 지연 신호를 생성하고, 상기 다수의 지연신호와 상기 비교부의 출력을 논리합하는 지연셀 블럭; 및상기 지연셀 블럭의 출력값 변화 시점을 검출하여 상기 락 지시신호를 출력하는검출부포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 11] 제10항에 있어서,상기 비교부는상기 디지털 루프 필터의 출력을 비트별로 위상 지연시키는 다수의 지연기; 상기 디지털 루프 필터의 출력과 상기 다수의 지연기의 출력을 비트별 비교하는 다수의 비교기; 및상기 다수의 비교기의 출력을 논리합 연산하여 출력하는연산기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 12] 제11항에 있어서,상기 지연셀 블럭은상기 비교부의 출력의 위상을 지연시키는 지연 체인; 및 상기 지연 체인의 출력과 상기 비교부의 출력을 논리합 연산하여 출력하는연산기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 13] 제10항에 있어서,상기 검출부는상기 지연셀 블럭의 출력값 변화 시점을 검출하는 래치회로; 및상기 래치회로의 출력에 응답하여 락 지시신호를 출력하는펄스발생기포함하는것을특징으로 하는완전디지털 위상고정루프. [청구항 14] 제1항에 있어서,상기 디지털 제어 발진기는 상기 락 지시신호에 따라 코어스조정뱅크, 중간조정뱅크 및 미세조정뱅크를 하나 중 선택하고, 상기 선택된 조정뱅크의 캐패시턴스값을 상기 디지털 루프 필터의 출력에 따라 가변하여상기디지털 제어 발진기클럭의주파수제어하는것을특징으로 하는완전디지털 위상고정루프.