반도체 소자 및 그 제조 방법 document_id 1020100085986

[청구항 33] 기판 상의 제1 및 제2 영역들에 각각 형성된 제1 및 제2 게이트 구조물들 상기 제1 및 제2 게이트 구조물들의 측벽 상에 각각 형성된 제1 및 제2 스페이서들 상기 각 제1 및 제2 스페이서들 상에 형성되고, 상기 각 제1 및 제2 스페이서들의 5％ 이하의 폭을 갖는 제1 및 제2 캐핑막 패턴 구조물들; 및 상기 각 제1 및 제2 게이트 구조물들에 인접한 상기 기판 상부에 형성된 제1 및 제2 소스/드레인 영역들을 포함하는 반도체 소자 [청구항 34] 제33항에 있어서,및 제2 캐핑막 패턴 구조물들은 10å이하의폭갖는것을특징으로 하는반도체 소자. [청구항 35] 제33항에 있어서,및 제2 캐핑막 패턴 구조물들nan은실리콘 산화물혹은실리콘 질화물포함하는것을특징으로 하는반도체 소자. [청구항 36] 제35항에 있어서,상기 제1 캐핑막 패턴 구조물은 상기 제1 게이트 구조물의 측벽 상에 순차적으로 적층된 제1 및 제4 캐핑막 패턴들을 포함하고, 상기 제2 캐핑막 패턴 구조물은 상기 제2 게이트 구조물의 측벽 상에 순차적으로 적층된 제2및제3캐핑막패턴들포함하는것을특징으로 하는반도체 소자. [청구항 37] 제36항에 있어서,상기제1 및 제2 캐핑막 패턴들은 서로 동일한 물질을 포함하고, 상기 제3 및 제4 캐핑막 패턴들은 서로 동일한물질포함하는것을특징으로 하는반도체 소자. [청구항 38] 제37항에 있어서,상기 제1 내지 제4 캐핑막 패턴들은 서로 동일한물질포함하는것을특징으로 하는반도체 소자. [청구항 39] 제36항에 있어서,제1 내지 제4 캐핑막 패턴들은 순차적으로 적층된실리콘 산화막및실리콘 질화막포함하는것을특징으로 하는반도체 소자. [청구항 40] 제33항에 있어서,상기 제1 소스/드레인 영역은 p형 불순물이 도핑된 실리콘-게르마늄(sige)을 포함하고, 상기 제2 소스/드레인 영역은 n형 불순물이 도핑된실리콘탄화물포함하는것을특징으로 하는반도체 소자. [청구항 41] 제33항에 있어서,상기제1 및 제2 소스/드레인 영역 상에 각각 형성된 제1 및 제2 esd층들더포함하는것을특징으로 하는반도체 소자. [청구항 42] 제41항에 있어서,상기제1 esd 층은 p형 불순물이 도핑된 실리콘을 포함하고, 상기 제2 esd 층은 n형 불순물이 도핑된실리콘포함하는것을특징으로 하는반도체 소자. [청구항 43] 기판 상의 제1 내지 제3 영역들에 각각 형성된 제1 내지 제3 게이트 구조물들 상기 제1 내지 제3 게이트 구조물들의 측벽 상에 각각 형성된 제1 내지 제3 스페이서들 상기 각 제1 내지 제3 스페이서들 상에 형성되고, 상기 각 제1 내지 제3 스페이서들의 5％ 이하의 폭을 가지며 실리콘 산화물 혹은 실리콘 질화물을 포함하는 제1 내지 제3 캐핑막 패턴 구조물들 상기 각 제1 내지 제3 게이트 구조물들에 인접한 상기 기판 상부에 형성된 제1 내지 제3 소스/드레인 영역들; 및 상기 제3 소스/드레인 영역에 전기적으로 연결되는 커패시터를 포함하는 반도체 소자 [청구항 44] 제43항에 있어서,상기 제1 소스/드레인 영역은 p형 불순물이 도핑된 실리콘-게르마늄(sige)을 포함하고, 상기 각 제2 및 제3 소스/드레인 영역들은 n형 불순물이 도핑된실리콘탄화물포함하는것을특징으로 하는반도체 소자. [청구항 45] 제43항에 있어서,상기 제3 영역은 셀 영역이고, 상기 제1 영역은 주변 회로 영역의 pmos 영역이며, 상기 제2 영역은상기주변회로 영역영역인것을특징으로 하는반도체 소자.