전압 변환기 및 전압 변환기를 포함하는 시스템 document_id 1020100112673

[청구항 2] 제1 항에 있어서,상기 출력 노드는 상기 반도체 다이의 상기 비회로면에 전기적으로 접속되고;상기 로우 사이드 ldmos fet의 상기 드레인 영역은 상기 반도체 다이의 상기 비회로면에 전기적으로 접속되고;상기 하이 사이드 ldmos fet의 상기 소스 영역은 상기 반도체 다이의 상기 비회로면에전기적접속되는것을특징으로 하는전압 변환기 디바이스. [청구항 3] 제1 항에 있어서,상기 하이 사이드ldmos fet의 바디 영역; 및상기 로우 사이드 ldmos fet의 바디 영역;을 더 포함하고,상기 하이 사이드 ldmos fet의 상기 바디 영역 및 상기 로우 사이드 ldmos fet의 상기 바디 영역은 단일의 주입된 영역에 의해제공되는것을특징으로 하는전압 변환기 디바이스. [청구항 4] 제1 항에 있어서,상기 도전성 구조물은,상기 반도체 다이의 에피택셜 층 내의 기판 트렌치; 및상기 기판 트렌치 내의 트렌치 컨덕터;를 포함하고, 상기 트렌치 컨덕터는 상기 하이 사이드 ldmos fet의 상기 소스 영역 및 상기 로우 사이드 ldmos fet의 상기 드레인 영역을 상기 반도체 다이의 반도체 기판에전기적접속시키는것을특징으로 하는전압 변환기 디바이스. [청구항 5] 제4 항에 있어서,상기 기판 트렌치 내의 상기 트렌치 컨덕터는 상기 반도체 다이의 상기 비회로면에전기적접속되는것을특징으로 하는전압 변환기 디바이스. [청구항 6] 제5 항에 있어서,상기 격리 재료는 상기 로우 사이드 ldmos fet의 상기 매립층을 상기 트렌치 컨덕터로부터 전기적으로 격리시키는 전기적 격리 영역을 포함하고, 상기 전기적 격리 영역은 도핑된영역및유전체스페이서또는라이너중적어도하나인것을특징으로 하는전압 변환기 디바이스. [청구항 7] 제6 항에 있어서,상기 전기적 격리 영역은 상기 로우 사이드 ldmos fet의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 도핑된 영역이고, 상기 하이 사이드 ldmos fet의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 대응하는 도핑된 영역은 없는 것특징으로 하는전압 변환기 디바이스. [청구항 8] 제1 항에 있어서,상기 도전성 구조물은 상기 반도체 다이 내에 도핑된 싱커 영역을 포함하고, 상기 도핑된 싱커 영역은 상기 하이 사이드 ldmos fet의 상기 소스 영역 및 상기 로우 사이드 ldmos fet의 상기 드레인 영역을 상기 반도체 다이의 반도체 기판에전기적결합시키는것을특징으로 하는전압 변환기 디바이스. [청구항 9] 제1 항에 있어서,상기 반도체 다이는 제1 반도체 다이이고,상기 전압 변환기 디바이스는 상기 제1 반도체 다이와는 다르고 상기 제1 반도체 다이 상의 상기 출력 노드와 전기적으로 결합되는 전압 변환기 컨트롤러 회로를 포함하는제2반도체다이더포함하는것을특징으로 하는전압 변환기 디바이스. [청구항 10] 제9 항에 있어서,단일의 반도체 디바이스 패키지 내에 있는 상기 제2 반도체 다이및상기제1반도체다이더포함하는것을특징으로 하는전압 변환기 디바이스. [청구항 12] 제11 항에 있어서,상기 반도체 기판의 프론트 사이드 상의 에피택셜 층; 및상기 반도체 기판의 백 사이드 상의 도전성 층;을 더 포함하고, 상기 전압 변환기 디바이스의 출력은 상기 반도체 기판의 상기 백 사이드 상의 상기 도전성 층에 의해제공되는것을특징으로 하는전압 변환기 디바이스. [청구항 13] 제11 항에 있어서,적어도 하나의 도전성 구조물은 기판 트렌치 및 상기 기판 트렌치 내의 트렌치 컨덕터를 포함하고, 상기 격리 재료는 상기 기판 트렌치의 기판 트렌치 사이드월을 따라 있는 격리 영역을 포함하고, 상기 격리 영역은 상기 로우 사이드 트랜지스터의 도핑된상기매립층과상기트렌치컨덕터사이의전기적접촉방지하는것을특징으로 하는전압 변환기 디바이스. [청구항 14] 제13 항에 있어서,상기 트렌치 사이드월은 상기 로우 사이드 트랜지스터의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 제1 트렌치 사이드월이고,상기 전압 변환기 디바이스는 상기 하이 사이드 트랜지스터의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 제2 트렌치 사이드월을 더 포함하고,상기 격리 영역은 상기 제1 트렌치 사이드월 내 도핑된 격리 영역을 포함하고, 상기 제2 트렌치 사이드월은 대응하는 도핑된격리영역포함하지않는것을특징으로 하는전압 변환기 디바이스. [청구항 15] 제11 항에 있어서,적어도 하나의 도전성 구조물은 기판 트렌치 및 상기 기판 트렌치 내의 트렌치 컨덕터를 포함하고,상기 기판 트렌치는 상기 로우 사이드 트랜지스터의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 제1 트렌치 사이드월 및 상기 하이 사이드 트랜지스터의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는 제2 트렌치 사이드월을 갖고, 상기 격리 재료는 상기 제1 트렌치 사이드월 상의 제1 유전체 스페이서 또는 라이너, 및 상기 제2 트렌치 사이드월 상에서 상기 하이 사이드 트랜지스터의 상기 매립층과 상기 트렌치 컨덕터의 사이에 개재하는제2유전체스페이서또는라이너포함하는것을특징으로 하는전압 변환기 디바이스. [청구항 16] 제11 항에 있어서,적어도 하나의 도전성 구조물은 상기 반도체 다이 내의 도핑된싱커영역포함하는것을특징으로 하는전압 변환기 디바이스. [청구항 17] 제11 항에 있어서,상기 로우 사이드 트랜지스터는 측방 확산 금속 산화막 반도체(ldmos) 트랜지스터이고,상기하이 사이드 트랜지스터트랜지스터인것을특징으로 하는전압 변환기 디바이스. [청구항 18] 제11 항에 있어서,상기 반도체 다이는 제1 반도체 다이이고, 상기 전압 변환기 디바이스는 제2 반도체 다이 상의 전압 변환기 컨트롤러 회로를 포함하는 상기 제2 반도체 다이를 더 포함하고, 상기 제1 반도체 다이 및 상기 제2 반도체 다이는단일의반도체디바이스패키지내에있는것을특징으로 하는전압 변환기 디바이스. [청구항 19] 제11 항에 있어서,상기 반도체 기판의 프론트 사이드 상의 에피택셜 층을 더 포함하고,상기 반도체 기판은 제1 도전성을 갖는 제1 농도의 불순물을 포함하고,상기 에피택셜 층은 상기 제1 도전성을 갖는 제2 농도의 불순물을 포함하고,상기 로우 사이드 트랜지스터의 상기 드레인 영역 및 상기 소스 영역은 상기 제1 도전성을 갖는 불순물의 농도를 포함하고,상기 하이 사이드 트랜지스터의 상기 드레인 영역 및 상기 소스 영역은 상기 제1 도전성을 갖는불순물의농도포함하는것을특징으로 하는전압 변환기 디바이스.