반도체 기억장치 document_id 1020107017541

[청구항 2] 제1항에 있어서,상기 제1 기억 노드로서 기능하는 확산층상에 형성되는 제1 nmos 드라이버 트랜지스터 및 제1 pmos 로드 트랜지스터의 게이트에서 연장된 제1 게이트 배선이 공통의 제1 콘택에 의해 접속되고, 상기 제2 기억 노드로서 기능하는 확산층상에 형성되는 제2 nmos 드라이버 트래지스터 및 제2 pmos 로드 트랜지스터의 게이트에서 연장된 제2 게이트 배선이공통의제2콘택에의해접속되는반도체 기억장치. [청구항 3] 제1항에 있어서,상기제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이는 상기 제1 및 제2 pmos 로드 트랜지스터형성하는기둥형상 반도체층의 측벽둘레의 길이보다 긴반도체 기억장치. [청구항 4] 제1항에 있어서,상기제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층을 타원 형상으로 형성함으로써, 상기 제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이를 상기 제1 및 제2 pmos 로드 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이하는반도체 기억장치. [청구항 5] 제1항에 있어서,상기제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이는 상기 제1 및 제2 nmos 액세스 트랜지스터형성하는기둥형상 반도체층의 측벽둘레의 길이보다 긴반도체 기억장치. [청구항 6] 제1항에 있어서,상기제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층을 타원 형상으로 형성함으로써, 상기 제1 및 제2 nmos 드라이버 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이를 상기 제1 및 제2 nmos 액세스 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이하는반도체 기억장치. [청구항 7] 제1항에 있어서,상기제1 및 제2 pmos 로드 트랜지스터를 형성하는 기둥형상 반도체층의 측벽둘레의 길이는 상기 제1 및 제2 nmos 액세스 트랜지스터형성하는기둥형상 반도체층의 측벽둘레의 길이보다 짧은반도체 기억장치. [청구항 8] 제1항에 있어서,상기제1 및 제2 nmos 액세스 트랜지스터의 게이트 전극에서 각각 연장된 제3 및 제4 게이트 배선상에 각각 형성되는 제3 및 제4 콘택 중 적어도 하나를, 인접한 메모리 셀의 nmos 액세스 트랜지스터의 게이트 전극에서 연장된 게이트 배선상에 형성되는 콘택과 공유화하는반도체 기억장치. [청구항 9] 제1항에 있어서,상기 기둥형상 반도체층은 육방 격자 형태형성되어 있는반도체 기억장치. [청구항 10] 제1항에 있어서,상기 제1 기억 노드로서 기능하는 확산층상에 형성되는 제1 nmos 드라이버 트랜지스터 및 제1 pmos 로드 트랜지스터의 게이트에서 연장된 제5 게이트 배선이 상기 제2 기억 노드로서 기능하는 확산층과 공통의 제1 콘택에 의해 접속되고,상기 제2 기억 노드로서 기능하는 확산층상에 형성되는 제2 nmos 드라이버 트랜지스터 및 제2 pmos 로드 트랜지스터의 게이트에서 연장된 각각의 제6 게이트 배선이 상기 제1 기억 노드로서 기능하는확산층과공통의제2콘택에의해접속되는반도체 기억장치. [청구항 11] 제1항에 있어서,상기 6개의 mos 트랜지스터는 상기 절연막상에 3행2열로 배열되고,상기 제1 nmos 액세스 트랜지스터는 제1행1열에 배열되고,상기 제1 pmos 로드 트랜지스터는 제2행1열에 배열되고,상기 제1 nmos 드라이버 트랜지스터는 제3행1열에 배열되고,상기 제2 nmos 액세스 트랜지스터는 제3행2열에 배열되고,상기 제2 pmos 로드 트랜지스터는 제2행2열에 배열되고,상기 제2 nmos 드라이버 트랜지스터는 제1행2열배열되는반도체 기억장치. [청구항 12] 제1항에 있어서,상기 6개의 mos 트랜지스터는 상기 절연막상에 3행2열로 배열되고,상기 제1 nmos 액세스 트랜지스터는 제1행1열에 배열되고,상기 제1 pmos 로드 트랜지스터는 제3행1열에 배열되고,상기 제1 nmos 드라이버 트랜지스터는 제2행1열에 배열되고,상기 제2 nmos 액세스 트랜지스터는 제3행2열에 배열되고,상기 제2 pmos 로드 트랜지스터는 제1행2열에 배열되고,상기 제2 nmos 드라이버 트랜지스터는 제2행2열배열되는반도체 기억장치. [청구항 13] 제1항에 있어서,상기 6개의 mos 트랜지스터는 상기 절연막상에 3행2열로 배열되고,상기 제1 nmos 액세스 트랜지스터는 제1행1열에 배열되고,상기 제1 pmos 로드 트랜지스터는 제3행1열에 배열되고,상기 제1 nmos 드라이버 트랜지스터는 제2행1열에 배열되고,상기 제2 nmos 액세스 트랜지스터는 제1행2열에 배열되고,상기 제2 pmos 로드 트랜지스터는 제3행2열에 배열되고,상기 제2 nmos 드라이버 트랜지스터는 제2행2열배열되는반도체 기억장치. [청구항 14] 제13항에 있어서,상기제1 및 제2 nmos 액세스 트랜지스터의 게이트에서 연장된 제7 게이트 배선상에 형성되는 제5 콘택구비하는반도체 기억장치. [청구항 15] 제1항에 있어서,상기 6개의 mos 트랜지스터는 상기 절연막상에 2행3열로 배열되고,상기 제1 nmos 액세스 트랜지스터는 제1행1열에 배열되고,상기 제1 pmos 로드 트랜지스터는 제2행2열에 배열되고,상기 제1 nmos 드라이버 트랜지스터는 제2행1열에 배열되고,상기 제2 nmos 액세스 트랜지스터는 제2행3열에 배열되고,상기 제2 pmos 로드 트랜지스터는 제1행2열에 배열되고,상기 제2 nmos 드라이버 트랜지스터는 제1행3열배열되는반도체 기억장치.