문맥 (context)
[청구항 2]
제1항에 있어서,상기 복수의 절연 핀들은 상기 핀 전계 효과 트랜지스터들의 게이트들이 배치되는 퍼로우들(furrows)을 적어도 부분적정의하는디바이스.
[청구항 3]
제2항에 있어서,상기 절연 핀들의 적어도 일부분은 상기 게이트들 아래배치되는디바이스.
[청구항 4]
제1항에 있어서,상기 복수의 핀 전계 효과 트랜지스터들 중의 상기핀 전계 효과 트랜지스터들 각각은 거의 u 형태의 말단(u-shaped distal) 부분포함하는디바이스.
[청구항 5]
제1항에 있어서,상기 복수의 핀 전계 효과 트랜지스터들은 복수의 듀얼(dual) 게이트 핀 전계 효과 트랜지스터들포함하는디바이스.
[청구항 7]
제6항에 있어서,상기 복수의 절연 핀들 중의 각각의 절연 핀은 베이스를 포함하고, 상기 베이스는 게이트들 중 적어도 하나의 게이트 아래에 적어도 부분적배치되는디바이스.
[청구항 8]
제6항에 있어서,상기 절연 핀들은 상기 트랜지스터들의 로우들의 길이의 적어도 상당한부분따라연장하는디바이스.
[청구항 9]
제6항에 있어서,상기 복수의 절연 핀들 중의 각각의 절연 핀은 상기 절연 핀과 기판 사이에 배치되는 라이너포함하는디바이스.
[청구항 10]
제6항에 있어서,상기 복수의 로우들의 트랜지스터들 중의 각각의 로우의 트랜지스터들은 상기 로우의 트랜지스터들의 마주보는 면들 상에 배치된 게이트들의 쌍포함하는디바이스.
[청구항 13]
제12항에 있어서,상기 절연 핀, 상기 제1 트랜지스터의 상기 반도체 핀, 및 상기 제2 트랜지스터의 상기 반도체 핀은 상기 절연 핀의 양쪽 면 상의 퍼로우들(furrows)의 쌍을 정의하고, 상기 제1 트랜지스터의 게이트들의 쌍 중의 게이트는 상기 퍼로우들의 쌍 중의 퍼로우에 배치되고, 상기 제2 트랜지스터의 게이트들의 쌍 중의 게이트는 상기 퍼로우들의 쌍 중의 다른 퍼우에 배치되는디바이스.
[청구항 14]
제12항에 있어서,상기 반도체 핀들각각은 트렌치(trench)에 의해 분리된 레그(leg)들의 쌍포함하는디바이스.
[청구항 15]
제12항에 있어서,상기 절연핀 아래에 적어도 부분적으로 배치되는 라이너포함하는디바이스.
[청구항 16]
제12항에 있어서,상기 제1 트랜지스터 및 상기 제2 트랜지스터 각각은 상위 도핑 영역(upper doped region) 및 하위 도핑 영역을 포함하고, 상기 상위 도핑 영역은 상기 하위 도핑 영역도핑된디바이스.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
제12항 및 제13항의 내용을 바탕으로, 절연 핀, 제1 트랜지스터의 반도체 핀, 그리고 제2 트랜지스터의 반도체 핀이 결합하여 형성하는 퍼로우(furrows)의 쌍과 각 트랜지스터 게이트들의 배치 관계는 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation제12항 및 제13항을 바탕으로 절연 핀, 제1 트랜지스터 반도체 핀, 제2 트랜지스터 반도체 핀이 형성하는 퍼로우(furrows)의 쌍과 각 트랜지스터 게이트들의 배치 관계를 파악해야 한다.
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2정보 추출
information_extraction청구항 13에서 절연 핀, 제1 트랜지스터의 반도체 핀, 제2 트랜지스터의 반도체 핀이 절연 핀 양쪽 면 상의 퍼로우들의 쌍을 정의한다는 점을 추출한다.
- 상기 절연 핀, 상기 제1 트랜지스터의 상기 반도체 핀, 및 상기 제2 트랜지스터의 상기 반도체 핀은 상기 절연 핀의 양쪽 면 상의 퍼로우들(furrows)의 쌍을 정의하고
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3근거 선택
evidence_selection퍼로우의 형성 주체와 게이트의 배치 위치에 관한 구절을 선택한다.
- 상기 절연 핀의 양쪽 면 상의 퍼로우들(furrows)의 쌍을 정의하고, 상기 제1 트랜지스터의 게이트들의 쌍 중의 게이트는 상기 퍼로우들의 쌍 중의 퍼로우에 배치되고, 상기 제2 트랜지스터의 게이트들의 쌍 중의 게이트는 상기 퍼로우들의 쌍 중의 다른 퍼우에 배치되는
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4논리 통합
logical_integration절연 핀의 양면이 각각 하나의 퍼로우를 형성하여 쌍을 이루며, 제1 트랜지스터의 게이트 쌍은 한쪽 퍼로우에, 제2 트랜지스터의 게이트 쌍은 다른 쪽 퍼로우에 각각 배치됨을 통합한다.
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5결론 도출
conclusion_formulation절연 핀, 제1 트랜지스터 반도체 핀, 제2 트랜지스터 반도체 핀이 결합하여 절연 핀의 양쪽 면에 퍼로우의 쌍을 형성하며, 제1 트랜지스터의 게이트 쌍은 한 퍼로우에, 제2 트랜지스터의 게이트 쌍은 다른 퍼로우에 배치된다는 결론을 도출한다.
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6답변 생성
answer_generation도출된 결론을 바탕으로 질문에 대한 답변을 작성한다.
최종 답변 (final_answer)
절연 핀, 제1 트랜지스터의 반도체 핀, 그리고 제2 트랜지스터의 반도체 핀은 절연 핀의 양쪽 면 상에 퍼로우(furrows)의 쌍을 정의하며 형성된다. 이때, 제1 트랜지스터의 게이트들의 쌍 중의 게이트는 이 퍼로우들의 쌍 중 한쪽 퍼로우에 배치되고, 제2 트랜지스터의 게이트들의 쌍 중의 게이트는 퍼로우들의 쌍 중 다른 쪽 퍼로우에 배치된다.
핵심 해석 (core_interpretation)
절연 핀의 양면을 활용하여 서로 다른 트랜지스터(제1 및 제2 트랜지스터)의 게이트 쌍을 각각 별개의 퍼로우에 배치함으로써 구조적 관계를 형성하는 기술이다.