저항성 메모리 장치 및 그 제조방법 document_id 1020110135699

[청구항 1] 반도체 기판; 상기 반도체 기판상에 상호 절연을 이루며 적층되고, 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 전기적으로 연결된 저항 소자층으로 구성되는 복수의 저항성 메모리 셀 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되는 커먼 소스 라인; 및 적층된 상기 복수의 저항성 메모리 셀과 전기적으로 연결되며, 상기 커먼 소스 라인과 절연을 이루는 비트 라인을 포함하는 저항성 메모리 장치 [청구항 2] 제 1 항에 있어서,상기 스위칭 트랜지스터는, 상기 반도체 기판상에 형성되는 라인 형태의 액티브층;상기 액티브층 표면과 오버랩되도록 형성되는 게이트 전극; 및상기 게이트 전극 양측의 액티브층에 형성되는 소스 및 드레인 영역포함하는저항성 메모리 장치. [청구항 3] 제 2 항에 있어서,상기 게이트 전극은 상기 액티브층과 교차하는 방향으로 연장되는 라인 구조로 형성되며, 상기 액티브층의 상면 및 적어도 하나의 측면형성되는저항성 메모리 장치. [청구항 4] 제 2 항에 있어서,상기 저항 소자층은 상기 스위칭 트랜지스터의 상기 드레인 영역의 일측형성되는저항성 메모리 장치. [청구항 5] 제 4 항에 있어서,상기 비트 라인nan은상기저항 소자층과전기적연결되도록형성되는저항성 메모리 장치. [청구항 6] 제 4 항에 있어서,상기 비트 라인은 상기 반도체 기판 표면과 평행하게 형성되며,상기 저항 소자층 및 상기 비트 라인과 전기적으로 연결시키면서 상기 반도체 기판 표면에 대해 수직으로 연장되는 비트 라인 콘택부더 포함하는저항성 메모리 장치. [청구항 7] 제 2 항에 있어서,상기 저항 소자층은 상기 소스 영역 및 상기 소스 커먼 라인 사이형성되는저항성 메모리 장치. [청구항 8] 제 2 항에 있어서,상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 수직으로 연장되며, 적층되는상기스위칭트랜지스터의상기소스영역과콘택되도록형성되는저항성 메모리 장치. [청구항 9] 제 2 항에 있어서,상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 평행하게 형성되며, 상기 저항 소자층 및 상기 커먼 소스 라인을 연결하도록 상기 반도체 기판 표면에 대해 수직으로 연장되는 도전 플러그더 포함하는저항성 메모리 장치. [청구항 10] 제 1 항에 있어서,상기 저항 소자층은 pcmo막, 칼코게나이드막, 자성층,자화 반전소자층및폴리머층들중선택되는하나인저항성 메모리 장치. [청구항 11] 제 2 항에 있어서,상기 소스 및 드레인 영역 표면에 실리사이드막이더 형성되는저항성 메모리 장치. [청구항 12] 제 2 항에 있어서,상기 저항 소자층은 상변화 물질이고, 상기 스위칭 트랜지스터의 상기 드레인 영역과 상기 저항 소자층 사이에 가열 전극더 형성되는저항성 메모리 장치. [청구항 13] 제 12 항에 있어서,상기 저항 소자층은 상기 적층된 스위칭 트랜지스터와 연결된 상기 가열 전극들과 일괄 콘택되도록 플러그 형태형성되는저항성 메모리 장치. [청구항 14] 제 13 항에 있어서,상기 저항 소자층 내부에 상기 비트 라인과 전기적으로 연결되는 상부 전극더 형성되는저항성 메모리 장치. [청구항 15] 제 12 항에 있어서,상기 가열 전극은 상기 드레인 영역의 두께보다 낮은 두께갖는저항성 메모리 장치. [청구항 16] 반도체 기판; 상기 반도체 기판 상부에 형성되는 한 쌍의 제 1 저항성 메모리 셀 상기 한 쌍의 제 1 저항성 메모리 셀 상부에 형성되는 제 1 층간 절연막 상기 제 1 층간 절연막 상부에 형성되며, 상기 제 1 저항성 메모리 셀과 대응되는 위치에 형성되는 한 쌍의 제 2 저항성 메모리 셀 상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 커먼 소스 라인; 및 상기 제 1 및 제 2 저항성 메모리 셀들과 전기적으로 연결되는 비트 라인을 포함하며, 상기 제 1 및 제 2 저항성 메모리 셀은 스위칭 트랜지스터 및 상기 스위칭 트랜지스터와 연결되는 저항 소자층을 포함하는 저항성 메모리 장치 [청구항 17] 제 16 항에 있어서,상기 저항 소자층은 상기 스위칭 트랜지스터 각각의 드레인 영역의 일측형성되는저항성 메모리 장치. [청구항 18] 제 17 항에 있어서,쌍의 제 1 저항성 메모리셀 사이 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 각각 관통하는 비트라인 콘택부를 더 포함하고, 상기 비트 라인 콘택부는 상기 저항 소자층 및 상기 비트 라인연결되는저항성 메모리 장치. [청구항 19] 제 18 항에 있어서,쌍의 제 1 저항성 메모리셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 비트 라인 콘택부를 기준으로 대칭적배치되는저항성 메모리 장치. [청구항 20] 제 17 항에 있어서,상기 커먼 소스 라인은 적층된 상기 스위칭 트랜지스터의 소스 영역과 각각 콘택되도록 상기 반도체 기판 표면에 대해 수직형성되는저항성 메모리 장치. [청구항 21] 제 16 항에 있어서,상기 저항 소자층은 상기 스위칭 트랜지스터 각각의 소스 영역 및 상기 커먼소스라인과전기적연결되도록형성되는저항성 메모리 장치. [청구항 22] 제 16 항에 있어서,상기 커먼 소스 라인은 상기 반도체 기판 표면에 대해 평행하게 형성되고, 상기 한 쌍의 제 1 저항성 메모리 셀 사이 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 관통하면서 상기 스위칭 트랜지스터의 소스 영역과 상기 커먼 소스 라인간을 전기적으로 연결시키는 도전 플러그더 포함하는저항성 메모리 장치. [청구항 23] 제 22 항에 있어서,쌍의 제 1 저항성 메모리셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 도전 플러그를 기준으로 대칭적배치되는저항성 메모리 장치. [청구항 24] 제 16 항에 있어서,상기 저항 소자층은 상변화 물질로 구성되고, 상기 저항 소자층은 상기 한 쌍의 제 1 저항성 메모리 셀 및 상기 한 쌍의 제 2 저항성 메모리 셀 사이를 관통하는 플러그 형태형성되는저항성 메모리 장치. [청구항 25] 제 24 항에 있어서,쌍의 제 1 저항성 메모리셀 및 상기 한 쌍의 제 2 저항성 메모리 셀은 상기 저항 소자층을 기준으로 대칭적으로 배치되고, 상기 저항 소자층 및 상기 스위칭 트랜지스터의 드레인 영역 사이에 가열 전극더 형성되는저항성 메모리 장치. [청구항 26] 제 24 항에 있어서,상기 저항 소자층 내부에 상기 비트 라인과 콘택되는 상부 전극더 포함하는저항성 메모리 장치.