적층된 디바이스에서의 신호 전달 document_id 1020117007777

[청구항 2] 청구항 1에 있어서,상기 제 1 다이는 상기 베이스와 상기 제 2 다이 사이에 배치되고, 상기 구조는 제 1 구조 부분 및 제 2 구조 부분을 포함하고, 상기 제 1 구조 부분은 상기 제 1 다이의 제 1 측면에 및 상기 베이스와 상기 제 2 다이 사이에 배치되고, 상기 제 2 구조 부분은 상기 제 1 다이의 제 2 측면에 및 상기 베이스와 상기 제 2 다이 사이배치되는,장치. [청구항 3] 청구항 1에 있어서,상기 구조는 상기 제 1 다이와 상기 제 2 다이 사이에 배치되는 인터포저(interposer)를 포함하고, 상기 인터포저는 상기 제 1 다이 및 상기 제 2 다이에 결합되는 도전 경로들포함하는,장치. [청구항 4] 청구항 1에 있어서,상기 구조는 상기 제 2 다이에 결합된 도전 경로들을 구비한 부분을 포함하고, 상기 제 1 다이 및 상기 제 2 다이는 상기 베이스와 상기 부분 사이배치되는,장치. [청구항 5] 청구항 1에 있어서,상기 베이스는 유기 재료를 갖는 기판, 및 상기 유기 재료를 통하는 도전 경로들포함하는,장치. [청구항 6] 청구항 1에 있어서,상기 베이스는 신호 필터링을 수행하기 위한 회로 구성요소들포함하는,장치. [청구항 8] 청구항 7에 있어서,제 1 구조 부분 및 제 2 구조 부분을 더 포함하고, 상기 제 1 구조 부분은 상기 제 1 디바이스의 제 1 측면에 배치되고 상기 베이스 및 상기 인터포저에 결합된 도전 경로들을 포함하고, 상기 제 2 구조 부분은 상기 제 1 디바이스의 제 2 측면에 배치되고 상기 베이스 및 상기 인터포저에 결합된 도전 경로들포함하는,장치. [청구항 9] 청구항 8에 있어서,상기 제 1 디바이스는 서로 한 측면씩 배열된 다이들의 제 1 스택 및 다이들의 제 2 스택포함하는,장치. [청구항 10] 청구항 9에 있어서,상기 다이들의 제 1 스택과 상기 다이들의 제 2 스택 사이에 배치된 제 3 구조 부분을 더 포함하고, 상기 제 3 구조 부분은 상기 베이스 및 상기 인터포저에 결합된 도전 경로들포함하는,장치. [청구항 11] 청구항 8에 있어서,상기제 1, 제 2 및 제 3 구조 부분들 중 적어도 하나는 상기 다이들의 제 1 및 제 2 스택 중 적어도 하나의 다이통합되는,장치. [청구항 12] 청구항 7에 있어서,상기 인터포저는 상기 인터포저의 에지들 사이에서 측정된 길이포함하고,상기 인터포저의 길이는 상기 제 1 디바이스의 길이보다 긴, 장치. [청구항 13] 청구항 7에 있어서,상기 인터포저는 상기 제 1 표면에서 상기 제 2 표면으로 연장하는 비아(via)를 포함하고, 상기 제 2 도전 경로들 중 하나의 적어도 일부가 상기 비아통과하는,장치. [청구항 14] 청구항 7에 있어서,상기 인터포저는 다중층들을 포함하고, 상기 다중층들의 각각은 제 2 도전 경로들 중 적어도 하나에 결합되어, 상기 신호들의 상이한 서브세트를 전송하기 위한 적어도 하나의 도전 부분들포함하는,장치. [청구항 15] 청구항 7에 있어서,상기 인터포저는, 상기 제 2 도전 경로들 중 제 1 선택된 도전 경로에 결합되어, 양의 값을 갖는 제 1 전력 신호를 전송하기 위한 제 1 도전 부분, 및 상기 제 2 도전 경로들 중 제 2 선택된 도전 경로에 결합되어, 접지 전위를 갖는 제 2 전력 신호를 전송하기 위한 제 2 도전 부분, 상기 제 1 및 제 2 선택된 도전 경로들에 수직인 차원으로 연장하는 상기 제 1 및 제 2 도전 부분들 중 적어도 하나포함하는,장치. [청구항 16] 청구항 15에 있어서,상기 제 1 선택된 도전 경로는, 상기 인터포저를 통해 부분적으로만 연장하는 비아통과하는,장치. [청구항 17] 청구항 16에 있어서,상기 제 2 선택된 도전 경로는, 상기 인터포저를 통해 부분적으로만 연장하는 부가의 비아통과하는,장치. [청구항 18] 청구항 17에 있어서,상기 제 1 디바이스는 상기 제 1 도전 경로들 중 선택된 도전 경로에 결합되어, 데이터 신호를 전송하기 위한 도전 세그먼트를 포함하고, 상기 도전 세그먼트는 상기 선택된 도전 경로에 수직인 차원연장하는,장치. [청구항 20] 청구항 19에 있어서,상기 제 1 구조 부분은 상기 제 1 구조 부분의 상기 제 1 표면에서 상기 제 2 표면으로 연장하는 제 1 비아를 포함하고, 상기 제 2 도전 경로들 중 하나의 적어도 일부는 상기 제 1 비아를 통과하고, 상기 제 2 구조 부분은 상기 제 2 구조 부분의 상기 제 1 표면에서 상기 제 2 표면으로 연장하는 제 2 비아를 포함하고, 상기 제 2 도전 경로들 중 하나의 적어도 일부는 상기 제 2 비아통과하는,장치. [청구항 21] 청구항 19에 있어서,상기 구조의 높이는 상기 제 1 디바이스의 높이동일한,장치. [청구항 22] 청구항 19에 있어서,상기 제 1 디바이스는 서로 한 측면씩 배열된 다이들의 제 1 스택 및 다이들의 제 2 스택포함하는,장치. [청구항 23] 청구항 22에 있어서,상기 구조는 상기 다이들의 제 1 스택과 상기 다이들의 제 2 스택 사이에 배치된 제 3 구조 부분을 더 포함하고, 상기 제 3 구조 부분은 상기 베이스 및 상기 제 2 디바이스에 결합된 도전 경로들포함하는,장치. [청구항 25] 청구항 24에 있어서,상기 구조는 제 2 구조 부분 및 제 3 구조 부분을 더 포함하고, 상기 제 2 구조 부분은 상기 제 1 디바이스의 제 1 측면에 배치되고 상기 베이스 및 상기 제 1 구조 부분에 결합된 도전 경로들을 포함하고, 상기 제 3 구조 부분은 상기 제 1 디바이스의 제 2 측면에 배치되고 상기 베이스 및 상기 제 1 구조 부분에 결합된 도전 경로들포함하는,장치. [청구항 26] 청구항 25에 있어서,상기제 2 및 제 3 구조 부분들의 각각은 제 1 표면, 상기 제 1 표면과 대향하는 제 2 표면, 상기 제 1 표면에 배치되고 상기 제 1 베이스에 결합된 제 3 도전 접촉들, 상기 제 2 표면에 배치되고 상기 제 1 구조 부분에 결합된 제 4 도전 접촉들, 및 상기 제 1 도전 접촉들을 상기 제 2 도전 접촉에 결합하는 제 2 도전 경로들포함하는장치. [청구항 27] 청구항 25에 있어서,상기 제 1 디바이스는 서로 한 측면씩 배열된 다이들의 제 1 스택 및 다이들의 제 2 스택포함하는,장치. [청구항 28] 청구항 27에 있어서,상기 다이들의 제 1 스택과 상기 다이들의 제 2 스택 사이에 배치된 제 4 구조 부분을 더 포함하고, 상기 제 4 구조 부분은 상기 베이스 및 상기 제 2 디바이스에 결합된 도전 경로들포함하는,장치. [청구항 29] 청구항 24에 있어서,상기 제 1 구조 부분은 상기 제 2 디바이스의 길이보다 긴 길이가지는,장치. [청구항 31] 청구항 30에 있어서,상기 메모리 디바이스는 다이들의 스택포함하는,시스템. [청구항 32] 청구항 30에 있어서,상기 집적 회로 패키지는 안테나결합되는,시스템.