선형성이 증가된 증폭기 회로, 및 증폭기 회로의 선형성을 증가시키는 방법 document_id 1020117011841

[청구항 1] 전류 증폭을 위한 증폭기 회로로서, - 입력 신호를 수신하도록 된 입력 스테이지와 - 상기 입력 스테이지에 연결된 적어도 하나의 전류 배율 스테이지(current multiplication stage)를 포함하며, 상기 전류 배율 스테이지는 상기 입력 스테이지로부터 전류 신호(i signal )를 수신하고 상기 증폭기 회로의 출력에 배율된 출력 전류 신호(i out )를 제공하도록 되어 있으며, 상기 전류 배율 스테이지는 서로에 연결된 적어도 2개의 전류 배율 회로를 포함하며, 이들 전류 배율 회로 각각은 상기 입력 스테이지로부터의 전류 신호(i signal )와 동등한 출력 전류 신호(i signal )를 생성하도록 되어 있어, 상기 증폭기 회로의 출력에서의 출력 전류 신호(i out )가 각각의 상기 전류 배율 회로에서 수신되는 전류 신호들(i signal )의 합이 되며, 상기 적어도 2개의 전류 배율 회로 각각은 베이스 단자들이 서로 연결된 제1 및 제2 트랜지스터(q5, q6)를 포함하고, 상기 제1 트랜지스터(q5)는 자신의 에미터 단자에서 입력 신호 전류(i signal )를 수신하고 상기 제1 트랜지스터(q5)의 콜렉터 단자 및 상기 제2 트랜지스터(q6)의 에미터 단자 상에 상기 입력 신호 전류와 동일하지만 반대 극성을 가지는 출력 전류(i signal )를 출력하도록 되어 있고, 상기 전류 배율 회로는 상기 증폭기 회로에서 전류 배율 스테이지의 기능을 실행하도록 된 것을 특징으로 하는 증폭기 회로 [청구항 3] 제 1항에 있어서,상기 전류 배율 스테이지는 그자신의바이어스전류포함하는것을특징으로 하는증폭기 회로. [청구항 4] 제 1항에 있어서,상기 입력 스테이지는 입력 전압 신호(vin)을 상기 전류 신호(isignal)로 변환하도록 된전압 변환스테이지포함하는것을특징으로 하는증폭기 회로. [청구항 5] 제 4항에 있어서,변형된 캐스코드 증폭기를 포함하며, 상기 전압 변환 스테이지는 캐스코드 증폭기의 트랜스콘덕턴스 증폭 스테이지에 대응하고, 상기 전류 배율 스테이지는 상기 캐스코드 증폭기의 전류 팔로워스테이지대체한것을특징으로 하는증폭기 회로. [청구항 6] 제 5항에 있어서,상기 전압 변환 스테이지의 트랜지스터(q3, q4)의 에미터 단자들은 커먼 바이어스 전류(ibias)를 공유하도록 연결되어 있고, 그들의 베이스 단자를 통해 입력 전압 신호(vin)를 수신하여 이를 신호 전류(isignal)로 변환하도록 되어 있으며, 상기 전류 배율 스테이지는 그의 트랜지스터들 중 하나의 트랜지스터(q5a)의 에미터 단자에서 상기 신호 전류를 수신함과 아울러 그의 트랜지스터들 중 다른 하나의 트랜지스터(q6a)의 콜렉터 단자에서 다른 극성을 갖는 동일한 신호 전류를 재생하도록 된 제 1 커먼 베이스 발룬을 구비하며, 상기 전류 배율 스테이지는 그의 트랜지스터들 중 하나의 트랜지스터(q5b)의 에미터 단자에서 상기 트랜스콘덕턴스 증폭 스테이지로부터의 신호 전류(isignal)를 수신함과 아울러 그의 트랜지스터들 중 다른 하나의 트랜지스터(q6b)의 콜렉터 단자에서 반대 극성을 갖는 신호 전류(isignal)를 재생하도록 된 제 2 커먼 베이스 발룬을 구비하며, 상기 제 1 및 제 2 커먼 베이스 발룬은 교차 결합됨으로써 상기 트랜지스터 (q5a, q6b)의 콜렉터 단자 및 상기 트랜지스터(q5b, q6a)의 콜렉터 단자에서 생성된 출력 전류 신호(isignal)가 결합되어, 상기 트랜스콘덕턴스 증폭 스테이지에 의해 생성된 신호 전류를 배가(doubling)한 것과 동일한출력신호생성하도록된것을특징으로 하는증폭기 회로. [청구항 7] 제 4항에 있어서,상기 증폭기 회로의 전압 변환 스테이지에 상기 증폭기 회로에 피딩(feeding)을 하도록 된 에미터 팔로워연결된것을특징으로 하는증폭기 회로. [청구항 8] 제 7항에 있어서,상기 에미터 팔로워는 상기 전류 배율 스테이지의 바이어스 전류(ibias)를 이용하도록상기전류배율스테이지연결된것을특징으로 하는증폭기 회로. [청구항 9] 제 1항에 있어서,상기 전류 배율 스테이지는 서로에 연결된 3개의 전류 배율 회로를 포함하며, 상기 각각의 전류 배율 회로는 상기 증폭기 회로의 입력 스테이지로부터의 상기 전류 신호(isignal)와 동일한 출력 전류 신호(iout)를 생성하도록 되어 있어, 상기 증폭기 회로의 출력에서의 출력 전류(iout)는 상기 입력 스테이지로부터의 전류 신호(isignal)에본질적3배로되는것을특징으로 하는증폭기 회로. [청구항 10] 제 1항에 있어서,상기 증폭기 회로의 입력 스테이지는 전류 신호(isignal)를 수신하도록 되어 있고, 상기 전류 배율 스테이지의 적어도 2개의 전류 배율 회로는 상기 증폭기 회로의 출력에 출력 전류(iout)를 생성하도록 되어 있으며, 상기 출력 전류(iout)는 상기 입력 스테이지로부터의전류신호적어도2배인것을특징으로 하는증폭기 회로. [청구항 11] 제 1항에 있어서,상기 전류 배율 스테이지는 상기 증폭기 회로의 출력에 상기 입력 스테이지로부터의 출력 전류의 n배가 되는 전류를 배송하도록 되어 있으며, 여기서 n은 정수이고 상기 전류 배율 스테이지에서 서로 연결된전류배율회로의수대응하는것을특징으로 하는증폭기 회로. [청구항 12] 제 1항에 있어서,상기 전류 배율 스테이지의 상기 적어도 2개의 전류 배율 회로는서로교차결합된것을특징으로 하는증폭기 회로. [청구항 13] 제 4항에 있어서,상기 전압 변환 스테이지 및 상기 전류 배율 스테이지는 트랜지스터 형태의 바이어스되는반도체소자들이루어진것을특징으로 하는증폭기 회로. [청구항 14] 제 13항에 있어서,상기 트랜지스터들은 바이폴라 트랜지스터들이거나혹은전계효과트랜지스터인것을특징으로 하는증폭기 회로.