블록간 고주파 오프칩 대역 필터를 이용한 서브샘플링 수신기 document_id 1020120075612

[청구항 2] 제1항에 있어서,상기rf 프론트 엔드부는,전송신호의 주파수보다 높은 캐리어 주파수를 가지며 임의의 신호 대역폭을 가지는 아날로그 신호를 대역 통과 필터링하며, 필터링 대역 이외의 잡음이나 간섭 신호를 감쇠하기 위한 밴드 패스 프리필터;상기 밴드 패스 프리필터를 통과한 아날로그 신호를 가변이득 제어 신호에 따라 증폭하는 증폭기; 및 상기 증폭기로부터 출력된 아날로그 신호를 다시 대역 통과 필터링하며, 필터링 대역 이외의 백색 잡음이나 간섭 신호를 감쇠하기 위한 밴드 패스 인터스테이지 필터포함하는 수신기. [청구항 3] 제1항에 있어서,상기 아날로그-디지털 변환부는 상기 디지털 신호를 i채널 데이터와 q채널 데이터출력하는 수신기. [청구항 4] 제1항에 있어서,상기 신호 처리 프로세싱부는,상기 아날로그-디지털 변환부로부터 출력된 디지털 신호에서 원하는 신호대역의 샘플링 레이트를 정수비 또는 분수비로 낮추기 위한 데시메이션 필터, 상기 디지털 신호의 캐리어 주파수 변환을 위한 주파수 혼합기, 원하는 대역의 신호만을 저역통과 시키는 채널 선택필터, 및 상기 채널 선택필터를 통과한 신호가 일정한 신호 크기의 출력을 갖도록 하는 가변 증폭기 및 제어기를 포함하며, iq 오프셋 또는 dc 오프셋을 제거하기 위한 iq/dc 오프셋 제거기와 상기 디지털 신호의 크기를 검출하는 검출기 중에서 적어도 하나포함하는 수신기. [청구항 5] 제3항에 있어서,상기 검출 조정부는,상기 신호 처리 프로세싱부로부터 출력되는 상기 i/q 채널 데이터 간의 미스매치를 검출하고 그 검출된 미스매치를 보상하기 위한 오토 위상 제어신호를 생성하는 i/q 미스매치 검출 및 제어부; 및서브 샘플링 클럭을 수신하여 상기 아날로그-디지털 변환부에 상기 클럭신호들을 i_clk와 q_clk으로서 제공하고, 상기 i/q 채널 데이터의 위상이 서로 직교로 유지되도록 하기 위해 상기 오토 위상 제어신호 또는 미리 설정된 위상 제어 프리셋 제어신호에 응답하여 상기 i_clk와 q_clk의 위상차을 조절하는 iq_clk발생위상 조정부를포함하는 수신기. [청구항 6] 제2항에 있어서,상기rf 프론트 엔드부의 밴드패스 프리필터-증폭기-밴드패스 인터스테이지 필터 간의 신호 연결 형태는, single ended - single ended - single ended, single ended - single ended - single to differential, single ended - single to differential - differential, 및 single to differential-differential-differential 중하나인 수신기. [청구항 7] 제2항에 있어서,상기rf 프론트 엔드부의 증폭기 - 밴드패스 인터스테이지 필터가 각기 최소한 1개 이상의 블록들서로 결합된 수신기. [청구항 8] 제5항에 있어서,상기 아날로그-디지털 변환부에 인가되는 공통의 아날로그 신호가 i/q 패쓰 신호로서 인가될 경우에 상기 오토 위상 제어신호는 상기 i/q패쓰신호의위상및크기조절하는신호인 수신기. [청구항 9] 제5항에 있어서,상기i/q 채널 데이터 간의 미스매치 보상은 설정된 방식에 따라 주기적으로, 연속적으로, 또는 일정 타임 동안수행되는 수신기. [청구항 11] 입력 신호를 대역 필터링하는 제1 오프칩 필터 상기 제1 오프칩 필터로부터 출력되는 신호를 대역 필터링하고 증폭하며 넓은 입력 신호 크기 범위를 다음 단의 입력 신호 크기 범위로 전환해주는 단일 입출력 가변 이득 증폭기 상기 단일 입출력 가변 이득 증폭기의 출력을 재차로 대역 필터링하기 위해, saw 필터나 fbar 필터로 구성된 제2 오프칩 필터 신호의 캐리어 주파수에 대해서 서브샘플링을 수행하고 원하는 신호의 대역에 대해서 오버 샘플링을 수행하는 샘플링 주파수를 클럭신호로서 사용하여 상기 제2 오프칩 필터의 출력 신호를 dc 주파수 대역 또는 중간 주파수 대역의 디지털 신호로 변환하며, 원하는 신호와 이에 인접한 원하지 않는 신호를 모두 처리할 수 있는 입력 신호 크기 범위를 갖는 adc기반의 rfdc(rf to digital converter); 및 상기 rfdc에서 디지털 신호로 변환된 출력을 디지털 신호 처리를 통해 신호 주파수 변환, 채널 필터 및 가변 이득 증폭, 및 샘플링 주파수 변환을 수행하는 디지털 프로세서부를 포함하는 수신기 [청구항 12] 제11항에 있어서,상기rfdc가 i/q adc인 경우에, 상기 i/q adc의 출력 위상 관계가 직교 상태를 유지하도록 하는 i/q 서브 샘플링 클럭들을 생성하며 상기 i/q 서브 샘플링 클럭들 간의 위상 차가 조절되도록 하는클럭발생부를더 포함하는 수신기. [청구항 13] 제11항에 있어서,상기 제2 오프칩 필터는 싱글 대 차동(single-to-differential)의 입출력 구조가지는 수신기. [청구항 14] 제11항에 있어서,상기 제2 오프칩 필터는,single-to-single의 입/출력을 갖는 saw 필터나 fbar 필터; 및 single-to-differential의 입/출력을 갖는 집적회로포함하는 수신기. [청구항 15] 제11항에 있어서,상기rfdc의 전단에 설치되는 샘플러들은, 상기 제2 오프칩 필터의 출력신호를 i채널과 q채널별로 독립적으로 샘플링하거나, i채널과 q채널을 서로 연동하여 복합적샘플링하는 수신기. [청구항 16] 제11항에 있어서,상기rfdc는 이산 타임 델터 시그마(discrete time delta-sigma) adc구조기반하여구현된 수신기. [청구항 17] 제11항에 있어서,상기rfdc는 i/q 패쓰의 형태로 구현이 될 경우에, i/q 콤플렉스 컨버젼(complex conversion) 또는 i/q 독립 컨버젼의 선택적 동작을 위해 포함 및 제거될 수 있는 선택적 컨버젼 블록(optional conversion block); 입력 신호와 부궤환된 신호를 처리하는 dac 0026# integrators 0026# adders 블럭;상기 dac 0026# integrators 0026# adders블록의 출력을 다중 디지털 비트 신호로 변환하는 multi-bit 양자화기(quantizer); 상기 멀티 비트 양자화기의 출력을 디코딩하거나 상기 양자화기의 출력을 부궤환 입력단으로 수신하는 멀티 비트 dac의 선형성을 강화하는 dem(dynamic element matching)블록;상기 i/q 패쓰의 신호 출력을 위한 출력 버퍼; 및 상기 블록들에 클럭을 제공하는 클럭 생성기포함하는 수신기. [청구항 18] 제15항에 있어서,상기rfdc의 전단에 위치된 샘플러는,ph1d 샘플러의 스위치 클럭을 칩의 전원전압 크기에 비해 큰 부트스트랩(bootstrapped)된 클럭을 사용하거나,부트스트랩된 클럭의 신호크기에 입력 신호의 변화를 추종하는 신호 크기를 합친 클럭 신호를 사용하거나,전원전압 크기에 입력 신호의 변화를 추종하는 신호 크기를 합친 클럭 신호사용하는 수신기. [청구항 19] 제15항에 있어서,상기rfdc의 전단에 위치된 샘플러는 rf입력 신호를 받는 첫번째 적분기의 셋틀링 타임을 빠르게 하기 위해 멀티 비트(multi-bit)dac 기능가지는 수신기. [청구항 21] 제20항에 있어서,상기 필터 뱅크들은 mimo(multiple input multiple output)나 ca(carrier aggregation)의 컨커런트(concorrent)동작을 위해 병렬화되는 수신기.