전자 장치 및 시스템과, 그 제조 및 사용 방법 document_id 1020127024293

[청구항 1] 전계 효과 트랜지스터로서, 벌크 실리콘 내의 도핑된 웰 상기 도핑된 웰 위에 배치되어 드레인과 소스 사이의 전도를 제어하는, lg의 길이를 갖는 게이트 5×10 17 atoms/cm 3 보다 작은 도펀트 농도를 갖는 비도핑된 채널 - 상기 비도핑된 채널은 상기 드레인과 상기 소스 사이 및 상기 게이트 아래에 배치됨 -; 및 상기 도핑된 웰에 접촉하고, 상기 도핑된 웰 위에 배치되고, 공핍 깊이를 설정하기 위해 상기 게이트 아래로 lg/3 이상의 상기 게이트 아래의 깊이에 배치되는 차폐 영역 - 상기 차폐 영역은 상기 비도핑된 채널의 도핑 농도보다 10배 큰 도펀트 농도를 가짐 - 을 포함하는 전계 효과 트랜지스터 [청구항 2] 제1항에 있어서,상기 벌크 실리콘은 상기 차폐 영역 아래의 절연층지지하지 않는전계 효과 트랜지스터. [청구항 3] 제1항 또는 제2항에 있어서,상기 차폐 영역은 상기 드레인과 상기 소스 사이에서 연장되고, 상기 소스 및 상기 드레각각 접촉하는전계 효과 트랜지스터. [청구항 4] 제1항 또는 제2항에 있어서,상기 차폐 영역은 상기 드레인 또는 상기 소스와 접촉하지 않고 상기 비도핑 채널 아래연장되는전계 효과 트랜지스터. [청구항 5] 제1항 내지 제3항 중 어느 한 항에 있어서,차폐 영역 도펀트 농도의 약 1/50 내지 1/2 사이의 도펀트 농도를 갖는 문턱 전압 조정 영역을 더 포함하고, 상기 문턱 전압 조정 영역은 상기 비도핑된 채널과 상기 차폐 영역 사이배치되는전계 효과 트랜지스터. [청구항 6] 제1항 내지 제4항 중 어느 한 항에 있어서,상기 비도핑된 채널은 제1 에피택셜층으로서 형성되고, 상기 문턱 전압 조정 영역은 제2 에피택셜층형성되는전계 효과 트랜지스터. [청구항 7] 제1항 내지 제4항 중 어느 한 항에 있어서,상기 비도핑된 채널 및 문턱 전압 조정 영역은 단일 에피택셜층형성되는전계 효과 트랜지스터. [청구항 13] 전계 효과 트랜지스터로서, 절연층이 없는 벌크 실리콘 내의 도핑된 웰 게이트 아래 및 상기 도핑된 웰 위에 적어도 부분적으로 연장되도록 배치된 차폐 영역 소스와 드레인 - 상기 소스와 상기 드레인 사이에 비도핑된 채널 영역이 연장되고, 상기 비도핑된 채널 영역은 5×10 17 atoms/cm 3 보다 작은 포스트 어닐 도펀트 농도를 가짐 -; 및 상기 게이트에 적어도 미리 결정된 문턱 전압이 인가되는 경우, 상기 소스와 상기 드레인 사이 및 상기 게이트와 상기 처폐 영역 사이에 형성가능한 깊게 공핍된 채널(ddc) - 상기 게이트 근방의 상기 깊게 공핍된 채널에 형성된 반전 영역에 걸쳐 상기 소스와 상기 드레인 사이에 전류가 허용됨 - 을 포함하고, 상기 차폐 영역은 상기 도핑된 웰과 접촉하고 상기 비도핑된 채널 영역의 상기 포스트 어닐 도펀트 농도보다 10배 큰 도펀트 농도를 갖는 전계 효과 트랜지스터 [청구항 14] 제13항에 있어서,상기 차폐 영역은 상기 드레인과 상기 소스 사이에서 연장되고, 상기 소스 및 상기 드레각각 접촉하는전계 효과 트랜지스터. [청구항 15] 제13항 또는 제14항에 있어서,차폐 영역 도펀트 농도의 약 1/50 내지 1/2 사이의 도펀트 농도를 갖는 문턱 전압 조정 영역을 더 포함하고, 상기 문턱 전압 조정 영역은 상기 비도핑된 채널과 상기 차폐 영역 사이배치되는전계 효과 트랜지스터. [청구항 16] 트랜지스터 디바이스로서, 기판; 상기 기판 상에 또는 상기 기판 내에 배치된 차폐 영역 상기 차폐 영역으로부터 미리 결정된 거리에 배치된 비도핑된 채널 상기 비도핑된 채널의 한 측면에 배치된 소스 영역 상기 비도핑된 채널의 대향하는 측면에 배치된 드레인 영역; 및 상기 비도핑된 채널 위에 배치된 게이트 영역 을 포함하고, 상기 비도핑된 채널은, 상기 디바이스용 문턱 전압보다 큰 전압이 상기 게이트 영역에 인가되는 경우, 차폐 영역 없이 도핑된 채널 구성보다 상기 소스 영역으로부터 상기 드레인 영역으로 높은 캐리어 이동도를 제공하는 트랜지스터 디바이스 [청구항 17] 제16항에 있어서,상기 비도핑된 채널은 차폐 영역 없이 도핑된 채널 구성을 갖는 트랜지스터에 대하여 최대 120%까지의 이동도 향상달성하는트랜지스터 디바이스. [청구항 18] 제16항에 있어서,상기 비도핑된 채널은, 1.0 mv/cm 이하의 낮은 전계/저전력 영역에서, 차폐 영역 없이 도핑된 채널 구성보다 큰 캐리어 이동도제공하는트랜지스터 디바이스. [청구항 19] 제16항에 있어서,상기 비도핑된 채널은 대략 1.0 내지 0.4 mv/cm의 전계 범위에 대하여 대략 250 내지 400 cm2/vs의 범위의 캐리어 이동도제공하는트랜지스터 디바이스. [청구항 20] 제16항에 있어서,상기 비도핑된 채널과 상기 차폐 영역 사이에 배치된 문턱 전압 조정 영역더 포함하는트랜지스터 디바이스. [청구항 22] 제21항에 있어서,상기 복수의 제1 트랜지스터 요소는, 각각이 도핑된 채널을 갖고 차폐 영역이 없는 트랜지스터 요소의 유사한 그룹보다 문턱 전압들의 변화가 낮은데 기인하여, 낮은동작전압이용하여동작하는트랜지스터 회로. [청구항 23] 제21항에 있어서,상기 복수의 제1 트랜지스터 요소는, 각각이 도핑된 채널을 갖고 차폐 영역이 없는 트랜지스터 요소의 유사한 그룹보다 문턱 전압들의 변화가 낮은데 기인하여, 전력덜 소모하는트랜지스터 회로. [청구항 24] 제21항에 있어서,상기 복수의 제1 트랜지스터 요소는, 각각이 도핑된 채널을 갖고 차폐 영역이 없는 트랜지스터 요소의 유사한 그룹보다 증가된 바디 바이어스전압에 따른문턱 전압 변화의 열화가 적은 트랜지스터 회로. [청구항 25] 제21항에 있어서,상기 복수의 제1 트랜지스터 요소는, 각각이 도핑된 채널을 갖고 차폐 영역이 없는 트랜지스터 요소의 유사한 그룹보다 바이어스 전압에 더 응답하는 문턱 전압제공하는트랜지스터 회로. [청구항 27] 제26항에 있어서,상기 제1 블록 및 상기 제2 블록 각각에 제1 바이어스 전압 및 제2 바이어스 전압이 독립적인가되는트랜지스터 회로. [청구항 28] 제26항 또는 제27항에 있어서,상기 제1 블록은 상기 제2 블록과 상이한 문턱 전압갖는트랜지스터 회로. [청구항 29] 제26항 내지 제28항 중 어느 한 항에 있어서,상기 제1 블록 및 상기 제2 블록의 문턱 전압들은 상기 제1 블록 및 상기 제2 블록에 인가되는바이어스전압들의변화들응답하여조정되는트랜지스터 회로. [청구항 30] 제26항 내지 제29항 중 어느 한 항에 있어서,상기 제1 블록에 대한 동작의 제1 모드 및 상기 제2 블록에 대한 동작의 제2 모드는 각각의 접속들에 의해 미리 결정된 바이어스 전압 및 미리 결정된 동작 전압으로 정적설정되는트랜지스터 회로. [청구항 31] 제26항 내지 제29항 중 어느 한 항에 있어서,상기 제1 블록 및 상기 제2 블록에 결합된 제어 회로를 더 포함하고, 상기 제어 회로는 상기 제1 블록 및 상기 제2 블록 각각에 대해 바이어스 전압 및 동작 전압을 조정함으로써 상기 제1 모드 및 상기 제2 모드를 동적으로 조정하도록 동작가능한트랜지스터 회로. [청구항 32] 제26항 내지 제31항 중 어느 한 항에 있어서,상기 제1 모드 및 상기 제2 모드는 슬립(sleep) 모드, 터보 모드, 저전력 모드 및 레거시(legacy)모드중임의의하나모드일수있는트랜지스터 회로.