인터페이스 다이와 복수의 다이 스택들 사이에서 동시 통신을 가능하게 하는 장치들, 스태킹된 장치들에서의 인터리빙된 도전성 경로들, 및 이를 형성 및 동작하는 방법들 document_id 1020127028240

[청구항 2] 제1항에 있어서,상기 제 1 다이 스택 및 상기 제 2 다이 스택의 각 다이는 복수의 메모리 분할(parition)들을 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 3] 제1항에 있어서,상기 도전성 경로들의 제 2 서브세트의 적어도 일부 도전성 경로들은 상기 제 2 다이 스택 내의 다이들에 대한 명령 또는 어드레스 신호들의 전달을 가능하게 하는 구성요소들에 인터리빙되어 전기적으로 결합되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 4] 제2항에 있어서,상기 인터페이스 다이는 복수의 제어 회로들을 포함하며, 상기 복수의 제어 회로들 각각은 상기 복수의 도전성 경로들에 포함된 하나 이상의 통신 경로들을 통해 상기 복수의 메모리 분할들 중 수직 배치된 적어도 일부와 통신하도록 구성되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 5] 제4항에 있어서,상기 통신 경로들의 적어도 일부는 관통 실리콘 비아들 (through silicon vias)을 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 7] 제6항에 있어서,상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로를 더 포함하며, 상기 제 3 도전성 경로는 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 1 다이의 제 2 회로 구성요소 및 상기 제 2 다이의 제 2 회로 구성요소를 결합하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 8] 제6항에 있어서,상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로 - 상기 제 3 도전성 경로는 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 1 다이의 제 2 회로 구성요소를 결합함 - ; 및복수의 도전성 경로들에 포함된 제 4 도전성 경로 - 상기 제 4 도전성 경로는 상기 인터페이스 다이의 제 4 회로 구성요소에 상기 제 2 다이의 제 2 회로 구성요소를 결합함 - 를 더 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 9] 제6항에 있어서,상기 제 1 다이의 상기 제 1 회로 구성요소는 상기 인터페이스 다이의 상기 제 1 회로 구성요소와 통신하며 그와 동시에 상기 제 2 다이의 상기 제 2 회로 구성요소는 상기 인터페이스 다이의 상기 제 2 회로 구성요소와 통신하도록 구성되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 10] 제6항에 있어서,스택은 제 3 다이 및 제 4 다이를 포함하고, 상기 제 1 도전성 경로는 제 4 다이를 통과하며 상기 제 3 다이의 제 1 회로 구성요소, 상기 제 1 다이의 상기 제 1 회로 구성요소, 및 상기 인터페이스 다이의 제 1 제어 회로 사이의 통신을 제공하고, 상기 제 2 도전성 경로는 상기 제 3 다이를 통과하며 상기 제 4 다이의 제 1 회로 구성요소, 상기 제 2 다이의 상기 제 1 회로 구성요소, 및 상기 인터페이스 다이의 제 2 제어 회로 사이의 통신을 제공하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 11] 제6항에 있어서,스택은 제 3 다이 및 제 4 다이를 포함하고, 상기 복수의 도전성 경로들에 포함된 제 3 도전성 경로는 상기 제 1 다이, 상기 제 2 다이 및 상기 제 4 다이를 통과하며 상기 인터페이스 다이의 제 3 회로 구성요소에 상기 제 3 다이의 제 1 회로 구성요소를 결합하고, 상기 복수의 도전성 경로들에 포함된 제 4 도전성 경로는 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이를 통과하며 상기 인터페이스 다이의 제 4 회로 구성요소에 상기 제 4 다이의 제 1 회로 구성요소를 결합하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 12] 제7항에 있어서,상기 제 1 다이의 상기 제 2 회로 구성요소 및 상기 제 2 다이의 상기 제 2 회로 구성요소는 명령 회로들 또는 어드레싱 회로들을 포함하며, 상기 제어 회로의 상기 제 3 회로 구성요소는 명령 회로 또는 어드레싱 회로를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 13] 제8항에 있어서,상기제 1, 제 2, 제 3, 및 제 4 도전성 경로들은 인터리빙되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 14] 제11항에 있어서,상기제 1, 제 2, 제 3 및 제 4 도전성 경로들은 상기 제 1, 제 2, 제 3 및 제 4 다이들 및 상기 인터페이스 다이의 복수의 메모리 볼트들(memory vaults)을 형성하도록 인터리빙되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 15] 제10항에 있어서,상기 제 1 도전성 경로, 상기 제 1 다이의 상기 제 1 회로 구성요소, 상기 제 3 다이의 상기 제 1 회로 구성요소 및 상기 제 1 제어 회로는 제 1 볼트를 형성하며, 상기 제 2 도전성 경로, 상기 제 2 다이의 상기 제 1 회로 구성요소, 상기 제 4 다이의 상기 제 1 회로 구성요소 및 상기 제 2 제어 회로는 제 2 볼트를 형성하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 16] 제10항에 있어서,복수의 볼트들을 더 포함하며, 각각의 볼트는 상기 스택 내의 교번하는 다이들, 및 적어도 하나의 도전성 경로에 의해 상기 스택 내의 상기 교번하는 다이들에 통신가능하게 결합된 상기 인터페이스 다이의 하나 이상의 제어 회로들을 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 17] 제11항에 있어서,상기 제 1 다이의 상기 제 1 회로 구성요소와 상기 제 2 다이의 상기 제 1 회로 구성요소와 상기 제 3 다이의 상기 제 1 회로 구성요소와 상기 제 4 다이의 상기 제 1 회로 구성요소는 명령 또는 어드레스 회로들을 각각 포함하며, 상기 제 1, 제 2, 제 3, 및 제 4 도전성 경로들은 인터리빙되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 19] 제18항에 있어서,상기 복수의 도전성 경로들에 포함되며 상기 인터페이스 다이에 상기 제 1 다이 및 상기 제 2 다이를 결합하는 제 3 도전성 경로를 더 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 20] 제18항에 있어서,상기 복수의 도전성 경로들에 포함되며 상기 제 1 다이의 명령 회로 또는 어드레스 회로에 상기 인터페이스 다이의 명령 회로 또는 어드레싱 회로를 결합하도록 상기 제 2 다이를 통과하는 제 3 도전성 경로, 및상기 복수의 도전성 경로들에 포함되며 상기 제 2 다이의 명령 회로 또는 어드레스 회로에 상기 인터페이스 다이의 상기 명령 회로 또는 어드레싱 회로를 결합하도록 상기 제 1 다이를 통과하는 제 4 도전성 경로를 더 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 21] 제19항에 있어서,상기 제 3 도전성 경로는 상기 제 1 다이의 명령 회로 또는 어드레스 회로 및 상기 제 2 다이의 명령 회로 또는 어드레스 회로에 상기 인터페이스 다이의 명령 회로 또는 어드레싱 회로를 결합하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 23] 제20항에 있어서,상기 제 3 도전성 경로 및 상기 제 4 도전성 경로가 상기 복수의 스택들 각각의 상기 제 1 다이 및 상기 제 2 다이 사이에서 인터리빙되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 24] 제23항에 있어서,상기제 3 및 제 4 도전성 경로들은 상기 복수의 스택들 각각의 상기 제 1 다이와 제 2 다이에 동시 명령 또는 어드레스 시그널링을 가능하게 하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 26] 제25항에 있어서,상기 제 1 도전성 경로는 상기 제 2 다이를 통과하고, 상기 제 2 도전성 경로는 상기 제 1 다이를 통과하고, 상기 제 3 도전성 경로는 상기 제 2 다이를 통과하고, 상기 제 4 도전성 경로는 상기 제 1 다이를 통과하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 27] 제25항에 있어서,상기 인터페이스 다이의 제 3 어드레싱 회로에 상기 제 3 다이의 어드레스 회로 및 상기 제 4 다이의 어드레스 회로를 결합하는, 상기 도전성 경로들의 제 2 세트에 포함된 제 7 도전성 경로를 더 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 28] 제25항에 있어서,상기 인터페이스 다이의 제 3 어드레싱 회로와 상기 제 3 다이의 어드레스 회로를 결합하는, 상기 도전성 경로들의 제 2 세트에 포함된 제 7 도전성 경로, 및상기 인터페이스 다이의 제 4 어드레싱 회로와 상기 제 4 다이의 어드레스 회로를 결합하는, 상기 도전성 경로들의 제 2 세트에 포함된 제 8 도전성 경로를 더 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 45] 제44항에 있어서,상기 복수의 관통 실리콘 비아는 제 3 관통 실리콘 비아를 포함하고, 상기 제 1 다이의 상기 제 3 관통 실리콘 비아, 상기 제 2 다이의 상기 제 3 관통 실리콘 비아 및 상기 제 3 다이의 상기 제 3 관통 실리콘 비아는 서로 전기적으로 연결되고, 상기 제 1, 제 2 및 제 3 다이들의 상기 제 3 관통 실리콘 비아들 각각은 평면에서 볼 때 서로 중첩되도록 위치되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 46] 제44항에 있어서,제 4 다이를 더 포함하고, 상기 다이 스택은 상기 제 4 다이 상에 위치되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 47] 제46항에 있어서,상기 제 4 다이는 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이로의 그리고 그로부터의 통신들을 제어하는 제어 회로를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 48] 제46항에 있어서,상기 제 4 다이는 인터페이스를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 49] 제46항에 있어서,상기 제 4 다이는 평면에서 볼때의 면적이 상기 제 1 다이, 상기 제 2 다이 및 상기 제 3 다이 각각보다 더 큰, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 50] 제44항에 있어서,스택은 상기 제 3 다이 상에 스태킹된 제 4 다이를 더 포함하고,상기 제 4 다이는,입력-출력 회로; 및상기 제 3 다이의 제 2 관통 실리콘 비아 및 상기 입력-출력 회로에 전기적으로 연결된 제 1 단자, 그리고 상기 입력-출력 회로에 연결되지 않고 상기 제 3 다이의 상기 제 1 관통 실리콘 비아에 전기적으로 결합되는 제 2 단자를 포함하는 복수의 단자를 포함하고,상기 제 1 단자는 상기 제 3 다이의 상기 제 2 관통 실리콘 비아에 전기적으로 연결되고, 상기 제 2 단자는 상기 제 3 다이의 상기 제 1 관통 실리콘 비아에 전기적으로 연결되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 51] 제44항에 있어서,상기제 1, 상기 제 2 및 상기 제 3 다이들의 상기 제 2 관통 실리콘 비아들 각각은 상기 제 1, 상기 제 2 및 상기 제 3 다이 중 하나를 통과하는 경로 관통 실리콘 비아(path through silicon via)를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 52] 제51항에 있어서,상기 제 1 다이의 상기 경로 관통 실리콘 비아는 상기 제 1 다이에 연결되지 않고, 상기 제 2 다이의 상기 경로 관통 실리콘 비아는 상기 제 2 다이에 연결되지 않고, 상기 제 3 다이의 상기 경로 관통 실리콘 비아는 상기 제 3 다이에 연결되지 않는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 54] 제53항에 있어서,상기 제 2 비아는 상기 제 2 다이를 통과하는 경로 관통 실리콘 비아를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 55] 제54항에 있어서,상기 경로 관통 실리콘 비아는 회로에 연결되지 않고 상기 제 2 다이 내에 형성되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 56] 제53항에 있어서,상기 제 1 다이는 인터페이스를 포함하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 57] 제53항에 있어서,상기 제 1 다이는 평면에서 볼때의 면적이 상기 제 2 다이 및 상기 제 3 다이 각각보다 더 큰, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 58] 제53항에 있어서,상기 제 2 다이 및 상기 제 3 다이 각각은 상기 제 1 표면 상에 형성된 제 3 단자를 포함하고, 상기 제 2 다이의 상기 제 3 단자는 상기 제 2 다이 내에 형성된 제 3 관통 실리콘 비아를 통해 상기 제 3 다이의 상기 제 3 단자에 전기적으로 연결되고, 상기 제 3 관통 실리콘 비아는 상기 제 2 다이의 상기 제 3 단자 및 상기 제 3 다이의 상기 제 3 단자와 중첩하도록 위치되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는반도체 디바이스. [청구항 60] 제59항에 있어서,상기 다이들은 제 3 다이를 더 포함하고,상기 제 3 다이는,제 3 io 회로;상기 제 3 io 회로에 전기적으로 연결된 제 5 단자;상기 제 5 단자로부터 이격되어 위치된 제 6 단자;상기 제 5 단자와 수직으로 정렬되고 그로부터 전기적으로 절연된 제 5 tsv - 상기 제 5 tsv는 상기 제 6 단자에 전기적으로 연결됨 - ; 및상기 제 6 단자와 수직으로 정렬되고 그로부터 전기적으로 절연된 제 6 tsv - 상기 제 6 tsv는 상기 제 5 단자에 전기적으로 연결됨 - ;를 포함하고,상기 제 1 다이, 상기 제 2 다이, 및 상기 제 3 다이는, 상기 제 1 다이의 상기 제 2 tsv 및 상기 제 1 단자, 상기 제 2 다이의 상기 제 4 tsv 및 상기 제 3 단자, 그리고 상기 제 3 다이의 상기 제 6 tsv 및 상기 제 5 단자가 서로 수직으로 정렬되도록, 그리고 상기 제 1 다이의 상기 제 1 tsv 및 상기 제 2 단자, 상기 제 2 다이의 상기 제 3 tsv 및 상기 제 4 단자, 그리고 상기 제 3 다이의 상기 제 5 tsv 및 상기 제 6 단자가 서로 수직으로 정렬되도록 서로 스태킹되며, 상기 제 2 다이는 상기 제 1 다이와 상기 제 3 다이 사이에 끼워지는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 61] 제59항에 있어서,상기 다이들은 인터페이스 다이를 더 포함하고, 상기 제 1 다이 및 상기 제 2 다이는, 상기 제 1 다이가 상기 제 2 다이와 상기 인터페이스 다이 사이에 끼워지도록 상기 인터페이스 다이 위에 스태킹되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 62] 제61항에 있어서,상기 제 1 다이의 상기제 1 및 제 2 단자들은 상기 인터페이스 다이와 접촉하는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치. [청구항 63] 제60항에 있어서,상기 다이들은 인터페이스 다이를 더 포함하고, 상기 제 1 다이, 상기 제 2 다이, 및 상기 제 3 다이는, 상기 제 1 다이가 상기 제 2 다이와 상기 인터페이스 다이 사이에 끼워지도록 상기 인터페이스 다이 위에 스태킹되는, 인터페이스 다이와 복수의 다이 스택 사이에서 동시 통신가능하게 하는장치.