파워 온 리셋 신호를 제어하기 위한 시스템 및 방법 document_id 1020127028491

[청구항 2] 제 1 항에 있어서,상기 파워온 리셋 회로는 파워 온 리셋 신호를 선택적으로 제공하는 출력더 포함하는,장치. [청구항 3] 제 1 항에 있어서,상기 제 1 선형 피드백 시프트 레지스터(lfsr; linear feedback shift register)는 파워-업 이벤트에 응답하여 제 1 시작 상태에서 시작하고 상기 제 2 lfsr은 상기 파워-업 이벤트에 응답하여 제 2 시작 상태에서 시작하며,상기 제 1 시작 상태는 제 1 랜덤 또는 의사-랜덤 상태이고 그리고 상기 제 2 시작 상태는 제 2 랜덤 또는 의사-랜덤상태인,장치. [청구항 4] 제 1 항에 있어서,상기 제 1 선형 피드백 시프트 레지스터는, 제 1 래칭 엘리먼트, 적어도 하나의 중간 래칭 엘리먼트, 및 최종 래칭 엘리먼트를 포함하는 순서화된 래칭 엘리먼트들의 세트를 포함하고, 그리고상기 제 1 선형 피드백 시프트 레지스터는, 상기 순서화된 래칭 엘리먼트들 중 적어도 2개의 출력들에 기초하여 특정 중간 래칭 엘리먼트에 대한 입력을 생성하는 피드백 논리 회로더 포함하는,장치. [청구항 5] 제 1 항에 있어서,상기 파워온 리셋 회로는 상기 제 1 선형 피드백 시프트 레지스터 및 상기 제 2 선형 피드백 시프트 레지스터를 포함하는 제 1 스테이지를 포함하고,상기 제 1 스테이지는, 제 1 미리결정된 값과 일치하는 상기 제 1 선형 피드백 시프트 레지스터의 제 1 상태 및 제 2 미리결정된 값과 일치하는 상기 제 2 선형 피드백 시프트 레지스터의 제 2 상태에 응답하여 제 1 스테이지 완료 신호를 어서트(assert)하도록 구성된 제 1 스테이지 출력 회로더 포함하는,장치. [청구항 6] 제 5 항에 있어서,상기 제 1 스테이지는,상기 제 1 미리결정된 값과 일치하는 상기 제 1 선형 피드백 시프트 레지스터의 상기 제 1 상태에 응답하여 제 1 신호를 어서트하도록 구성된 제 1 매치 회로; 및상기 제 2 미리결정된 값과 일치하는 상기 제 2 선형 피드백 시프트 레지스터의 상기 제 2 상태에 응답하여 제 2 신호를 어서트하도록 구성된 제 2 매치 회로를 더 포함하고,상기 제 1 스테이지 출력 회로는 상기 제 1 신호 및 상기 제 2 신호를 수신하도록 연결되고 그리고 어서트되는 상기 제 1 신호 및 제 2 신호에 응답하여상기제 1 스테이지완료신호어서트하도록구성되는,장치. [청구항 7] 제 6 항에 있어서,상기 제 1 신호 및 상기 제 2 신호는 서로 무관하게어서트되는,장치. [청구항 8] 제 5 항에 있어서,상기 제 1 스테이지 출력 회로가 파워-업 이벤트 동안 상기 제 1 스테이지 완료 신호를 어서트하는 확률은 제 1 시작 상태가 제 1 미리결정된 상태와 일치하는 제 1 확률보다 더 작고 그리고 제 2 시작 상태가 제 2 미리결정된 상태일치하는제 2 확률보다 더 작은, 장치. [청구항 9] 제 5 항에 있어서,제 2 스테이지를 더 포함하고,상기 제 2 스테이지는,상기 제 1 스테이지 출력 회로에 연결된 카운터; 및상기 카운터에 연결되고 그리고 상기 제 1 스테이지 완료 신호가 어서트된 후 다수의 클럭 사이클들에서 제 2 스테이지 완료 신호를 어서트하도록 구성되는 제 2 스테이지 출력 회로포함하는,장치. [청구항 10] 제 9 항에 있어서,파워온 리셋 신호는 파워-업 이벤트에 응답하여 어서트되고 그리고 어서트되는 상기 제 2 스테이지 완료 신호에 응답하여 디어서트되는(de-asserted), 장치. [청구항 11] 제 9 항에 있어서,파워온 리셋 신호는 어서트되는 상기 제 1 스테이지 완료 신호에 응답하여 어서트되고 그리고 어서트되는 상기 제 2 스테이지 완료 신호에 응답하여 디어서트되는,장치. [청구항 12] 제 9 항에 있어서,상기 제 1 스테이지 완료 신호는 상기 제 1 스테이지 출력 회로에 의해 생성되고 그리고 상기 카운터의 리셋 입력제공되는,장치. [청구항 13] 제 1 항에 있어서,상기 제 1 선형 피드백 시프트 레지스터는, 상기 제 2 선형 피드백 시프트 레지스터의 동작 기간 동안 적어도 하나의 상태 전환을 수행함으로써 적어도 부분적으로 상기 제 2 선형 피드백 시프트 레지스터와 동시동작하는,장치. [청구항 14] 제 1 항에 있어서,적어도 하나의 반도체 다이에서집적되는,장치. [청구항 15] 제 14 항에 있어서,상기 제 1 선형 피드백 시프트 레지스터 및 상기 제 2 선형 피드백 시프트 레지스터는 상기 적어도 하나의 반도체 다이의 외부의 소스로부터 수신된 클럭 신호에 의해 클럭킹되는,장치. [청구항 16] 제 14 항에 있어서,적어도 하나의 반도체 다이는 발진기를 더 포함하고, 그리고상기 제 1 선형 피드백 시프트 레지스터 및 상기 제 2 선형 피드백 시프트 레지스터는 상기 발진기로부터 수신된 클럭 신호에 의해 클럭킹되는,장치. [청구항 17] 제 1 항에 있어서,상기 파워온 리셋 회로가 집적되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 유닛, 통신 디바이스, 개인 디지털 보조기(pda), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스더 포함하는,장치. [청구항 18] 장치로서, 파워 온 리셋 회로를 포함하고, 상기 파워 온 리셋 회로는 제 1 스테이지 및 제 2 스테이지를 포함하고, 상기 제 1 스테이지는, 제 1 선형 피드백 시프트 레지스터; 제 2 선형 피드백 시프트 레지스터－상기 제 1 선형 피드백 시프트 레지스터는 적어도 부분적으로 상기 제 2 선형 피드백 시프트 레지스터와 동시에 동작하도록 구성됨－; 및 제 1 스테이지 완료 신호를 선택적으로 어서팅하도록, 상기 제 1 선형 피드백 시프트 레지스터에 그리고 상기 제 2 선형 피드백 시프트 레지스터에 응답하는 제 1 스테이지 출력 회로를 포함하고, 상기 제 2 스테이지는, 상기 제 1 스테이지 출력 회로에 연결된 카운터; 및 상기 카운터에 연결되고 그리고 상기 제 1 스테이지 완료 신호가 어서트된 후 다수의 클럭 사이클들에서 제 2 스테이지 완료 신호를 어서트하도록 구성되는 제 2 스테이지 출력 회로를 포함하는, 장치 [청구항 19] 제 18 항에 있어서,상기 제 1 스테이지 출력 회로는 제 1 미리결정된 상태와 일치하는 상기 제 1 선형 피드백 시프트 레지스터의 제 1 상태 및 제 2 미리결정된 상태와 일치하는 상기 제 2 선형 피드백 시프트 레지스터의 제 2 상태에 응답하여상기제 1 스테이지완료신호어서트하도록구성되는,장치. [청구항 20] 제 18 항에 있어서,상기 제 1 스테이지는 상기 제 1 선형 피드백 시프트 레지스터(lfsr) 및 상기 제 2 lfsr을 포함하는 복수의 선형 피드백 시프트 레지스터들을 포함하고, 그리고 상기 제 1 스테이지 출력 회로는 특정 lfsr에 대응하는 미리결정된 상태와 일치하는 상태를 가진 복수의 lfsr들 중 각각의 상기 특정 lfsr에 응답하여상기제 1 스테이지완료신호어서트하도록구성되는,장치. [청구항 21] 제 18 항에 있어서,파워온 리셋 회로는 파워-업 이벤트에 응답하여 어서트되고 그리고 어서트되는 상기 제 2 스테이지 완료 신호에 응답하여 디어서트되는,장치. [청구항 22] 제 18 항에 있어서,파워온 리셋 신호는, 어서트되는 상기 제 1 스테이지 완료 신호에 응답하여 어서트되고 그리고 어서트되는 상기 제 2 스테이지 완료 신호에 응답하여 디어서트되는,장치. [청구항 23] 제 18 항에 있어서,상기 파워온 리셋 회로는,제 3 lfsr, 제 4 lfsr, 및 제 3 스테이지 출력 회로를 포함하는 제 3 스테이지; 및제 2 카운터를 포함하는 제 4 스테이지더 포함하는,장치. [청구항 24] 제 23 항에 있어서,상기 제 1 스테이지 및 상기 제 2 스테이지는 제 1 파워 도메인에 존재하고 그리고 상기 제 3 스테이지 및 상기 제 4 스테이지는 제 2 파워 도메인존재하는,장치. [청구항 25] 제 18 항에 있어서,적어도 하나의 반도체 다이에서집적되는,장치. [청구항 26] 제 18 항에 있어서,상기 파워온 리셋 회로가 집적되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 유닛, 통신 디바이스, 개인 디지털 보조기(pda), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스더 포함하는,장치. [청구항 28] 제 27 항에 있어서,상기 제 1 파워 도메인은 패드 전압에 대응하고, 그리고 상기 제 2 파워 도메인은 코어 전압대응하는,장치. [청구항 29] 제 27 항에 있어서,적어도 하나의 반도체 다이에서집적되는,장치. [청구항 30] 제 27 항에 있어서,상기 파워온 리셋 회로가 집적되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 유닛, 통신 디바이스, 개인 디지털 보조기(pda), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스더 포함하는,장치. [청구항 36] 제 35 항에 있어서,적어도 하나의 반도체 다이에서집적되는,장치. [청구항 37] 제 35 항에 있어서,상기 파워온 리셋 회로가 집적되는, 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 유닛, 통신 디바이스, 개인 디지털 보조기(pda), 고정 위치 데이터 유닛, 및 컴퓨터로 이루어진 그룹으로부터 선택된 디바이스더 포함하는,장치.