엘디모스 트랜지스터 기반의 다이오드 및 이를 포함하는 정전기 방전 보호 회로 document_id 1020130008397

[청구항 1] p형 엘디모스 트랜지스터의 게이트 및 상기 p형 엘디모스 트랜지스터의 n형 웰 영역 내에 형성되는 n형 도핑 영역을 포함하는 캐소드 전극; 및 상기 p형 엘디모스 트랜지스터의 p형 드리프트 영역 내에 형성되는 p형 도핑 영역을 포함하는 애노드 전극을 포함하는 엘디모스 트랜지스터 기반의 다이오드 [청구항 2] 제1 항에 있어서,상기 캐소드 전극에 포함되는 상기 게이트 및 상기 n형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여전기적연결되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 3] 제2 항에 있어서,상기 게이트는 n형 불순물을 이용하여도핑되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 4] 제2 항에 있어서,상기 캐소드 전극에 포함되는 상기 게이트 및 상기 n형 도핑 영역은 동일한 n형 불순물을 이용하여동시도핑되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 5] 제1 항에 있어서,상기p형 도핑 영역은 상기 p형 엘디모스 트랜지스터의 드레인 영역을 그대로 이용하고,상기 n형 도핑 영역은 상기 p형 엘디모스 트랜지스터의 소스 영역을 제거하고 상기 n형웰영역의웰바이어스영역확장한것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 6] 제1 항에 있어서,상기n형 웰 영역 및 상기 p형 드리프트 영역은 반도체 기판 위에 성장된 n형에피택셜층내형성되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 7] 제6 항에 있어서,상기n형 에피택셜 층 내에 p형 웰 영역이 더 형성되고, 상기 n형 드리프트 영역은 상기 p형웰영역내형성되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 8] 제6 항에 있어서,상기 반도체 기판의 상부 영역에 n형매립층형성되는것을특징으로 하는엘디모스 트랜지스터 기반의 다이오드. [청구항 9] 제1 전압이 인가되는 제1 패드와 상기 제1 전압보다 큰 제2 전압이 인가되는 제2 패드 사이에 결합된 n형 엘디모스 트랜지스터 p형 엘디모스 트랜지스터의 제1 게이트 및 상기 p형 엘디모스 트랜지스터의 제1 n형 웰 영역 내에 형성되는 제1 n형 도핑 영역을 포함하는 캐소드 전극, 및 상기 p형 엘디모스 트랜지스터의 p형 드리프트 영역 내에 형성되는 제1 p형 도핑 영역을 포함하는 애노드 전극을 포함하고, 상기 캐소드 전극이 상기 제2 패드에 연결되고 상기 애노드 전극이 상기 n형 엘디모스 트랜지스터의 제2 게이트와 연결되는 엘디모스 트랜지스터 기반의 다이오드; 및 상기 제2 게이트와 상기 제1 패드 사이에 결합된 저항 소자를 포함하는 정전기 방전 보호 회로 [청구항 10] 제9 항에 있어서,상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 n형 도핑 영역은 수직 콘택들 및 상기 수직 콘택들을 연결하는 메탈 패턴을 통하여전기적연결되는것을특징으로 하는정전기 방전 보호 회로. [청구항 11] 제10 항에 있어서,상기 캐소드 전극에 포함되는 상기 제1 게이트 및 상기 제1 n형 도핑 영역은 동일한 n형 불순물을 이용하여동시도핑되는것을특징으로 하는정전기 방전 보호 회로. [청구항 12] 제9 항에 있어서,상기 다이오드는,항복 전압보다 작은 전압이 인가되는 경우에는 상기 캐소드 전극과 상기 애노드 전극 사이의 커패시턴스에 의해 유도된 전압을 상기 n형 엘디모스 트랜지스터의 게이트에 인가하고,상기 항복 전압보다 큰 전압이 인가되는 경우에는 상기 다이오드의 온 상태 저항과 상기 저항 소자의 저항에 의해 분배된 전압을 상기 n형엘디모스트랜지스터의게이트인가하는것을특징으로 하는정전기 방전 보호 회로. [청구항 13] 제9 항에 있어서,상기n형 엘디모스 트랜지스터는,상기 제2 게이트를 포함하는 게이트 전극;제1 p형 웰 영역 내에 형성되는 제2 n형 도핑 영역을 포함하는 소스 전극;상기 제1 p형 웰 영역 내에 형성되는 제2 p형 도핑 영역을 포함하는 웰 바이어스 전극; 및n형 드리프트 영역 내에 형성되는 제3 n형 도핑 영역을 포함하는드레인 전극포함하는것을특징으로 하는정전기 방전 보호 회로. [청구항 14] 제13 항에 있어서,상기 다이오드의 상기제1 n형 웰 영역 및 상기 p형 드리프트 영역과 상기 n형 엘디모스 트랜지스터의 상기 제1 p형 웰 영역 및 상기 n형 드리프트 영역은 반도체 기판 위에 성장된 n형에피택셜층내형성되는것을특징으로 하는정전기 방전 보호 회로. [청구항 15] 제14 항에 있어서,상기n형 에피택셜 층 내에 제2 p형 웰 영역 및 제2 n형 웰 영역이 더 형성되고, 상기 p형 드리프트 영역은 상기 제2 p형 웰 영역 내에 형성되고 상기 n형 드리프트 영역은 상기 제2 n형웰영역내형성되는것을특징으로 하는정전기 방전 보호 회로. [청구항 16] 제14 항에 있어서,상기 다이오드 및 상기n형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 상부 영역에 n형매립층형성되는것을특징으로 하는정전기 방전 보호 회로. [청구항 17] 제16 항에 있어서,상기 다이오드와 상기n형 엘디모스 트랜지스터의 경계 영역에 상기 n형 매립 층을 관통하도록 깊은트렌치형성되는것을특징으로 하는정전기 방전 보호 회로. [청구항 18] 제14 항에 있어서,상기 다이오드가 형성되는 상기 반도체 기판의 제1 상부 영역에 n형 매립 층이 형성되고 및 상기 n형 엘디모스 트랜지스터가 형성되는 상기 반도체 기판의 제2 상부 영역에 p형매립층형성되는것을특징으로 하는정전기 방전 보호 회로. [청구항 19] 제13 항에 있어서,상기 다이오드의 제1 게이트 아래의 게이트 산화막은 상기 n형 엘디모스 트랜지스터의 제2 게이트 아래의 게이트 산화막보다 더 두꺼운 것특징으로 하는정전기 방전 보호 회로.