문맥 (context)
[청구항 2]
각기 제 1 엘리먼트 및 상기 제 1 엘리먼트의 에러를 보정하기 위해 사용되는 제 2 엘리먼트를 가지는 적어도 하나의 지엽 회로부; 및
상기 지엽 회로부와 전기적으로 연결된 중앙 처리부를 포함하되,
상기 지엽 회로부는 상기 제 1 엘리먼트에 에러 발생시 상기 에러에 관한 에러 정보를 상기 중앙 처리부로 전송하며, 상기 지엽 회로부는 상기 에러를 보정하는 것을 특징으로 하는 반도체 회로 시스템
[청구항 3]
제2항에 있어서,상기 중앙 처리부는상기에러정보수신시상기반도체 회로시스템리셋시키는것을특징으로 하는반도체 회로 시스템.
[청구항 4]
제2항에 있어서,상기 중앙 처리부는 상기 지엽 회로부들로각기클록제공하는것을특징으로 하는반도체 회로 시스템.
[청구항 5]
제2항에 있어서,상기 엘리먼트들은 동일한 플립플롭이며 입력단을 기초로상호병렬연결되는것을특징으로 하는반도체 회로 시스템.
[청구항 6]
제 1 엘리먼트;
상기 제 1 엘리먼트의 에러 검출 또는 보정을 위해 사용되는 제 2 엘리먼트
상기 제 1 엘리먼트의 출력과 상기 제 2 엘리먼트의 출력을 이용하여 에러 발생 여부를 판단하는 에러 로직부; 및
상기 제 1 엘리먼트의 출력과 상기 에러 로직부의 출력을 이용하여 상기 제 1 엘리먼트의 에러를 보정하는 에러 보정부를 포함하는 것을 특징으로 하는 지엽 회로부
[청구항 7]
제6항에 있어서,상기 엘리먼트들은 동일한 d 플립플롭이고, 상기 제 1 엘리먼트로 입력되는 제 1 클록은 가변 클록이며, 상기 제 2 엘리먼트로 입력되는 제 2 클록은 고정 클록이고, 상기 제 2 클록의 사이클의 길이는상기제1클록의사이클의길이하인것을특징으로 하는지엽 회로부.
[청구항 8]
제7항에 있어서,상기 제 1 엘리먼트의 에러를 보정하기 위하여 상기 제 1 클록 중 에러가 검출된 사이클의 길이를 가변시키고, 상기 가변된 사이클의 전체 길이는 상기 제 2 클록의 복수의 사이클들에 대응하며, 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것을특징으로 하는지엽 회로부.
[청구항 9]
제6항에 있어서,상기 에러 로직부는,입력단들이 상기 제 2 엘리먼트의 입력단 및 출력단에 연결된 제 1 xnor 게이트; 및상기 제 1 xnor 게이트의 출력단에 연결된 제 1 인버터를 포함하되,상기 제 1 엘리먼트의 출력단은 상기 제 2 엘리먼트의 입력단에 연결되며, 상기 제 1 인버터의 출력은상기에러보정부제공되는것을특징으로 하는지엽 회로부.
[청구항 10]
제9항에 있어서,상기 에러 보정부는,제 2 xnor 게이트; 및 상기 제 2 xnor 게이트의 출력단에 연결된 제 2 인버터를 포함하되,상기 제 1 엘리먼트의 출력단과 상기 제 1 인버터의 출력단이 상기 제 2 xnor게이트의입력단들연결되는것을특징으로 하는지엽 회로부.
[청구항 11]
제9항에 있어서,상기 에러 로직부는상기제1인버터의출력을중앙처리부제공하는것을특징으로 하는지엽 회로부.
[청구항 12]
제 1 엘리먼트;
상기 제 1 엘리먼트를 보정하기 위해 사용되는 제 2 엘리먼트 및 제 3 엘리먼트
상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트의 출력들을 이용하여 상기 제 1 엘리먼트의 에러를 보정하는 에러 보정부; 및
상기 제 1 엘리먼트에 발생한 에러에 관한 에러 정보를 출력하는 에러 로직부를 포함하되,
상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트는 입력단을 기준으로 하여 상호 병렬로 연결되는 것을 특징으로 하는 지엽 회로부
[청구항 13]
제12항에 있어서,상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트는 동일한 d 플립플롭이고, 상기 제 1 엘리먼트 내지 상기 제 3 엘리먼트로 동일한클록제공되는것을특징으로 하는지엽 회로부.
[청구항 14]
제12항에 있어서,상기 제 1 엘리먼트의 출력과 상기 제 2 엘리먼트의 출력을 수신하는 제 1 and 게이트;상기 제 1 엘리먼트의 출력과 상기 제 3 엘리먼트의 출력을 수신하는 제 2 and 게이트;상기 제 2 엘리먼트의 출력과 상기 제 3 엘리먼트의 출력을 수신하는 제 3 and 게이트; 및상기 제 1 and 게이트 내지 상기 제 3 and 게이트의 출력들을 수신하는 or 게이트를 포함하되,상기 제 1 and 게이트 내지 상기 제 3 and 게이트는상호병렬연결되는것을특징으로 하는지엽 회로부.
[청구항 15]
제12항에 있어서,상기 에러 로직부는 상기 제 1 엘리먼트의 에러에 관한에러정보를중앙처리부제공하는것을특징으로 하는지엽 회로부.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
지엽 회로부에서 제 1 엘리먼트의 에러를 보정하기 위해 수행되는 동작 중, 제 2 클록의 사이클과 관련하여 에러 검출 및 보정이 각각 어느 시점에 수행되는가?
추론 과정 (compact_reasoning)
-
1과제 해석
task_interpretation지엽 회로부에서 제 1 엘리먼트의 에러 보정 시, 제 2 클록의 사이클과 관련하여 에러 검출과 보정이 각각 어느 시점에 일어나는지 파악해야 한다.
-
2정보 추출
information_extraction청구항 8에서 제 2 클록의 사이클과 관련된 에러 검출 및 보정 동작에 대한 구체적인 시점이 언급되어 있다.
- 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것
-
3근거 선택
evidence_selection에러 검출은 제 2 클록의 사이클들 중 하나에서 수행되고, 에러 보정은 제 2 클록의 사이클들 중 다른 하나에서 수행된다는 구절을 선택한다.
- 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것
-
4논리 통합
logical_integration제 2 클록의 복수의 사이클 중 첫 번째 사이클(하나)에서 에러를 검출하고, 그 다음 혹은 다른 사이클(다른 하나)에서 보정이 이루어지는 절차적 관계를 도출한다.
- 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것
-
5결론 도출
conclusion_formulation에러 검출은 제 2 클록의 사이클들 중 하나에서 수행되며, 에러 보정은 제 2 클록의 사이클들 중 다른 하나에서 수행된다는 결론을 내린다.
- 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것
-
6답변 생성
answer_generation질문에 대하여 제 2 클록의 사이클 중 하나에서 에러 검출이, 다른 하나에서 에러 보정이 수행됨을 명시하여 답변을 작성한다.
- 상기 제 2 클록의 사이클들 중 하나에서 상기 에러의 발생을 검출하는 동작이 수행되고, 상기 제 2 클록의 사이클들 중 다른 하나에서 상기 검출된 에러를 보정하는동작수행되는것
최종 답변 (final_answer)
지엽 회로부에서 제 1 엘리먼트의 에러를 보정하기 위해 수행되는 동작 중, 에러 검출은 제 2 클록의 사이클들 중 하나에서 수행되며, 에러 보정은 제 2 클록의 사이클들 중 다른 하나에서 수행된다.
핵심 해석 (core_interpretation)
제 2 클록의 복수 사이클을 이용하여 에러 검출과 보정 동작을 서로 다른 사이클에서 순차적으로 수행함으로써 제 1 엘리먼트의 에러를 보정하는 기술이다.