문맥 (context)
[청구항 1]
기판 상의 제1필라 및 상기 제1필라 주변의 제1게이트전극을 포함하는 제1트랜지스터
상기 제1트랜지스터와 이웃하고 상기 기판 상의 제2필라 및 상기 제2필라 주변의 제2게이트전극을 포함하는 제2트랜지스터
상기 제1게이트전극에 연결된 제1도전선; 및
상기 제1도전선보다 상위 표면 레벨에 위치하며 상기 제2게이트전극에 연결된 제2도전선
을 포함하는 반도체장치
[청구항 2]
제1항에 있어서,상기 제1도전선과 제2도전선간에비오버랩된반도체장치.
[청구항 3]
제1항에 있어서,상기 제1도전선과 제2도전선은 상기 제1필라 및 제2필비오버랩된반도체장치.
[청구항 4]
제1항에 있어서,상기 제1게이트전극과 제1도전선 사이의 제1플러그; 및상기 제2게이트전극과 제2도전선 사이의 제2플러그더 포함하는반도체장치.
[청구항 5]
제1항에 있어서,상기 제1필라와 제2필라는 공유된 하부영역포함하는반도체장치.
[청구항 6]
제5항에 있어서,상기 제1필라와 제2필라는 각각 상부영역을 포함하고, 상기 상부영역과 공유 하부영역 사이의 수직채널영역포함하는반도체장치.
[청구항 7]
기판 상의 제1필라 및 상기 제1필라 주변의 제1게이트전극을 포함하는 제1수직채널트랜지스터
상기 제1수직채널트랜지스터와 이웃하고 상기 기판 상의 제2필라 및 상기 제2필라 주변의 제2게이트전극을 포함하는 제2수직채널트랜지스터
상기 제1수직채널트랜지스터와 제2수직채널트랜지스터에 공유된 비트라인
상기 제1게이트전극에 연결된 제1워드라인
상기 제1워드라인보다 상위 표면 레벨에 위치하며 상기 제2게이트전극에 연결된 제2워드라인
상기 제1필라 상에 형성된 제1메모리요소; 및
상기 제2필라 상에 형성된 제2메모리요소
을 포함하는 메모리셀
[청구항 8]
제7항에 있어서,상기 제1워드라인과 제2워드라인간에비오버랩된메모리셀.
[청구항 9]
제7항에 있어서,상기 제1워드라인과 제2워드라인은 상기 제1필라 및 제2필비오버랩된메모리셀.
[청구항 10]
제7항에 있어서,상기 제1게이트전극과 제1워드라인 사이의 제1플러그; 및상기 제2게이트전극과 제2워드라인 사이의 제2플러그더 포함하는메모리셀.
[청구항 11]
제7항에 있어서,상기 제1필라와 제2필라는 공유된 하부 불순물영역포함하는메모리셀.
[청구항 12]
제11항에 있어서,상기 제1필라와 제2필라는 각각 상부 불순물영역을 포함하고, 상기 상부 불순물영역과 공유 하부 불순물영역 사이의 수직채널영역포함하는메모리셀.
[청구항 13]
제12항에 있어서,상기 비트라인은 상기 공유 하부 불순물영역연결된메모리셀.
[청구항 14]
복수의 행렬 형상의 트랜지스터 어레이를 포함하는 기판
이웃하는 2개의 트랜지스터에 하나의 비트라인이 공유되도록 상기 트랜지스터 어레이의 열에 접속된 복수의 비트라인
상기 2개의 트랜지스터 중 어느 하나의 트랜지스터에 접속되도록 상기 트랜지스터 어레이의 행에 접속된 복수의 제1워드라인
상기 2개의 트랜지스터 중 다른 하나의 트랜지스터에 접속되도록 상기 트랜지스터 어레이의 행에 접속되고 상기 제1워드라인과 서로 다른 표면 레벨에 형성된 복수의 제2워드라인; 및
상기 트랜지스터 어레이의 트랜지스터 각각에 연결된 복수의 메모리요소
을 포함하는 메모리셀어레이
[청구항 15]
제14항에 있어서,상기 제1워드라인과 제2워드라인은 서로 다른표면레벨형성된메모리셀어레이.
[청구항 16]
제14항에 있어서,상기 트랜지스터 어레이는,복수의 행렬 형상을 갖고 수직채널영역을 포함하는 필라 어레이; 및상기 필라어레이의 각 필라를 에워싸는 게이트전극을 포함하고,상기 필라어레이의 각 필라는 상기 비트라인에 공유되는 하부영역, 상기 게이트전극에 의해 에워싸는 중간영역 및 상기 메모리요소에 연결되는상부영역포함하는메모리셀어레이.
[청구항 17]
제16항에 있어서,상기 제1워드라인과 제2워드라인은 각각 플러그에 의해상기게이트전극접속되는메모리셀어레이.
[청구항 18]
제14항에 있어서,상기 기판은 복수의 행렬형상의 활성영역을 정의하는 제1트렌치와 상기 활성영역의 열을 복수의 필라로 분할하는제2트렌치포함하는메모리셀어레이.
[청구항 19]
제18항에 있어서,상기 제1트렌치에 매립된 분리층을 더 포함하고, 상기 제2트렌치의 깊이는 상기 제1트렌치의 깊이메모리셀어레이.
[청구항 20]
제19항에 있어서,상기 제2트렌치의 저면에상기비트라인위치하는메모리셀어레이.
지시문 (instruction)
주어진 특허 청구항을 읽고 발명의 구성요소와 구성을 파악하여 질문에 답하라. 문맥에 제시된 표현을 중심으로 답하라.
질문 (question)
청구항 1항 및 5항, 6항을 참조할 때, 제1필라와 제2필라가 공유하는 하부영역과 각 필라의 상부영역 사이에 형성되는 영역은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation청구항 1항, 5항, 6항을 바탕으로 제1필라와 제2필라의 공유 하부영역과 각 필라의 상부영역 사이에 형성되는 영역을 찾아야 한다.
-
2정보 추출
information_extraction청구항 5항에서 제1필라와 제2필라가 공유된 하부영역을 포함함을 확인하고, 청구항 6항에서 각 필라가 상부영역을 포함함을 확인한다.
- 상기 제1필라와 제2필라는 공유된 하부영역 포함하는반도체장치, 상기 제1필라와 제2필라는 각각 상부영역을 포함하고
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3근거 선택
evidence_selection청구항 6항에서 상부영역과 공유 하부영역 사이의 영역에 대한 직접적인 명칭을 추출한다.
- 상기 상부영역과 공유 하부영역 사이의 수직채널영역
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4논리 통합
logical_integration청구항 5항의 '공유 하부영역'과 청구항 6항의 '각 필라의 상부영역' 사이의 관계를 결합하면, 해당 위치에 형성되는 영역은 수직채널영역임을 알 수 있다.
- 상기 상부영역과 공유 하부영역 사이의 수직채널영역
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5결론 도출
conclusion_formulation질문에서 요구하는 영역은 청구항 6항에 명시된 '수직채널영역'이다.
- 상기 상부영역과 공유 하부영역 사이의 수직채널영역
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6답변 생성
answer_generation추출된 용어인 '수직채널영역'을 최종 답변으로 생성한다.
- 수직채널영역
최종 답변 (final_answer)
수직채널영역
핵심 해석 (core_interpretation)
제1필라와 제2필라가 하부영역을 공유하고 각각 상부영역을 가질 때, 그 사이 공간에 수직채널영역이 형성되는 구조를 정의함.