문맥 (context)
[청구항 2]
제 1 항에 있어서,상기 제 2 다이 또는 캐패시터는 보조 로직 다이 또는 메모리 다이포함하는패키지 조립체.
[청구항 3]
제 2 항에 있어서,상기 주 로직 다이는 상기 주 로직 다이의 제 1 면과 상기 주 로직 다이의 대향하는 제 2 면 사이에 하나 이상의 비아포함하는패키지 조립체.
[청구항 4]
제 3 항에 있어서,상기 전기 경로는 제 1 전기 경로이고, 상기 패키지 조립체는, 상기 주 로직 다이와 상기 보조 로직 다이 또는 메모리 다이 사이에 입력/출력("i/o") 신호를 라우팅하도록, 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로더 포함하는패키지 조립체.
[청구항 5]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제 2 다이 또는 캐패시터는 전원 관리 다이포함하는패키지 조립체.
[청구항 6]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 주 로직다이 및 제 2 다이 또는 캐패시터는 거의 동일평면인패키지 조립체.
[청구항 7]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 주 로직 다이는 상기 제 2 다이 또는 캐패시터와 상기 전기 라우팅 기능부 사이에서 복수의 빌드업층에 임베드되는패키지 조립체.
[청구항 8]
제 7 항에 있어서,상기 전기 경로는, 상기 주 로직 다이로부터 떨어진 전기 라우팅 기능부와 상기 제 2 다이와의 사이를 통과하는 상기 전원 또는 그라운드 신호를 라우팅하도록, 상기 복수의 빌드업층 중 2개 사이에 도전층포함하는패키지 조립체.
[청구항 9]
제 8 항에 있어서,상기 도전층은 제 1 도전층이고, 상기 전기 경로는 상기 복수의 빌드업층 중 2개 사이에 제 2 도전층을 포함하고, 상기 제 2 도전층은 상기 제 1 도전층평행하고상기 제 1 도전층보다 상기 전기 라우팅 기능부에 더 가까운 패키지 조립체.
[청구항 10]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 제 1 다이 및 상기 제 2 다이 또는 캐패시터는 상기 복수의 빌드업층 내에 완전히 임베드되는패키지 조립체.
[청구항 11]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 기판의 외면은 제 1 외면이고, 제 1 다이는 상기 복수의 빌드업층 내에 완전히 임베드되고, 상기 제 2 다이의 표면은 상기 제 1 외면에 대향하는 상기 기판의 제 2 외면과 동일 평면되는패키지 조립체.
[청구항 12]
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 전기 라우팅 기능부는 솔더 상호 접속 구조체포함하는패키지 조립체.
[청구항 25]
제 24 항에 있어서,터치 스크린 디스플레이를더 포함하는시스템.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
패키지 조립체에서 주 로직 다이와 보조 로직 다이 또는 메모리 다이 사이의 I/O 신호를 라우팅하기 위해 구성되는 제 2 전기 경로의 특징은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation패키지 조립체 내에서 주 로직 다이와 보조 로직 다이(또는 메모리 다이) 사이의 I/O 신호를 라우팅하는 제 2 전기 경로의 특징을 추출해야 한다.
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2정보 추출
information_extraction청구항 4에서 제 2 전기 경로가 I/O 신호를 라우팅하는 방식과 경로의 구성에 대한 정보를 확인한다.
- 상기 주 로직 다이와 상기 보조 로직 다이 또는 메모리 다이 사이에 입력/출력("i/o") 신호를 라우팅하도록, 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로
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3근거 선택
evidence_selection제 2 전기 경로의 특징을 설명하는 핵심 구절을 선택한다.
- 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로
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4논리 통합
logical_integration추출된 정보를 바탕으로 제 2 전기 경로가 보조 로직 다이 또는 메모리 다이의 활성면에서 비아까지 복수의 빌드업층에 정의되어 I/O 신호를 라우팅함을 연결한다.
- 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로
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5결론 도출
conclusion_formulation질문에 대한 직접적인 답변으로 제 2 전기 경로의 정의와 경로 범위를 정리한다.
- 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로
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6답변 생성
answer_generation확정된 답변 형식을 사용하여 최종 답변을 생성한다.
- 상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로
최종 답변 (final_answer)
상기 보조 로직 다이 또는 메모리 다이의 활성면으로부터 상기 하나 이상의 비아까지 상기 복수의 빌드업층에 정의되는 제 2 전기 경로이다.
핵심 해석 (core_interpretation)
본 발명은 패키지 조립체 내에서 보조 로직 다이 또는 메모리 다이의 활성면과 비아 사이를 복수의 빌드업층을 통해 연결함으로써 I/O 신호를 라우팅하는 기술적 구성을 포함한다.