문맥 (context)
[청구항 2]
제1항에 있어서,상기 공통 베이스영역은, 상기 에미터영역들 및 컬렉터영역들의 네 측면들 및 바닥면배치되는 바이폴라 접합 트랜지스터.
[청구항 3]
제1항에 있어서,상기 공통 베이스영역은,상기 에미터영역들 및 컬렉터영역들 사이에 배치되는 고농도 베이스영역; 및상기 고농도 베이스영역, 에미터영역들, 및 컬렉터영역들을 둘러싸도록 배치되는 저농도 베이스영역포함하는 바이폴라 접합 트랜지스터.
[청구항 4]
제3항에 있어서,상기 고농도 베이스영역 및 저농도 베이스영역은 p형 도전형을 갖고, 상기 에미터영역들 및 컬렉터영역들은 n형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 5]
제4항에 있어서,상기 저농도 베이스영역을 둘러싸도록 배치되는 딥웰영역더 포함하는 바이폴라 접합 트랜지스터.
[청구항 6]
제5항에 있어서,상기 딥웰영역은 n형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 7]
제6항에 있어서,상기 딥웰영역은 p형 도전형의 기판 내배치되는 바이폴라 접합 트랜지스터.
[청구항 8]
제4항에 있어서,상기 저농도 베이스영역 하부에 배치되는 매몰층; 및상기 저농도 베이스영역의 측면에 접하면서 상기 매몰층과 접하는 하부면을 갖는 싱크영역더 포함하는 바이폴라 접합 트랜지스터.
[청구항 9]
제8항에 있어서,상기 매몰층 및 싱크영역은 n형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 10]
제9항에 있어서,상기 저농도 베이스영역은 에피택셜층 내배치되는 바이폴라 접합 트랜지스터.
[청구항 11]
제10항에 있어서,상기 매몰층은 상기 에피택셜층 및 기판의 접합 부분배치되는 바이폴라 접합 트랜지스터.
[청구항 12]
제11항에 있어서,상기 기판은 p형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 13]
제12항에 있어서,상기 고농도 베이스영역 및 저농도 베이스영역은 n형 도전형을 갖고, 상기 에미터영역들 및 컬렉터영역들은 p형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 14]
제13항에 있어서,상기 저농도 베이스영역을 둘러싸도록 배치되는 제1 딥웰영역더 포함하는 바이폴라 접합 트랜지스터.
[청구항 15]
제14항에 있어서,상기 제1 딥웰영역은 p형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 16]
제15항에 있어서,상기 제1 딥웰영역은 p형 도전형의 기판 내배치되는 바이폴라 접합 트랜지스터.
[청구항 17]
제16항에 있어서,상기 기판 내에서 상기 제1 딥웰영역을 둘러싸도록 배치되는 제2 딥웰영역더 포함하는 바이폴라 접합 트랜지스터.
[청구항 18]
제17항에 있어서,상기 제2 딥웰영역은 n형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 19]
제15항에 있어서,상기 제1 딥웰영역 하부에 배치되는 매몰층; 및상기 제1 딥웰영역의 측면에 접하면서 상기 매몰층과 접하는 하부면을 갖는 싱크영역더 포함하는 바이폴라 접합 트랜지스터.
[청구항 20]
제19항에 있어서,상기 매몰층 및 싱크영역은 n형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 21]
제20항에 있어서,상기 제1 딥웰영역은 에피택셜층 내배치되는 바이폴라 접합 트랜지스터.
[청구항 22]
제21항에 있어서,상기 매몰층은 상기 에피택셜층 및 기판의 접합 부분배치되는 바이폴라 접합 트랜지스터.
[청구항 23]
제22항에 있어서,상기 기판은 p형 도전형갖는 바이폴라 접합 트랜지스터.
[청구항 24]
제1항에 있어서,상기 제1 사선 방향 및 제2 사선 방향은 상호 교차하는 방향들인 바이폴라 접합 트랜지스터.
[청구항 25]
제1항에 있어서,상기 공통 에미터영역은, 사각형의 평면 형상갖는 바이폴라 접합 트랜지스터.
[청구항 26]
제25항에 있어서,상기 에미터영역들은,상기 공통 베이스영역의 모서리들 중 마주보는 왼쪽 위 모서리와 오른쪽 아래 모서리를 잇는 라인을 따라서 상호 이격되도록 배치되는 제1 에미터영역들;상기 공통 베이스영역의 오른쪽 위 모서리에 배치되는 제2 에미터영역; 및상기 공통 베이스영역의 왼쪽 아래 모서리에 배치되는 제3 에미터영역포함하는 바이폴라 접합 트랜지스터.
[청구항 27]
제26항에 있어서,상기 컬렉터영역들은,상기 제1 에미터영역들과 제2 에미터영역 사이에서 상기 제1 사선 방향을 따라 상호 이격되도록 배치되는 제1 컬렉터영역들; 및상기 제1 에미터영역들과 제3 에미터영역 사이에서 제1 사선 방향을 따라 상호 이격되도록 배치되는 제2 컬렉터영역들포함하는 바이폴라 접합 트랜지스터.
지시문 (instruction)
주어진 특허 청구항을 읽고 발명의 구성요소와 구성을 파악하여 질문에 답하라. 문맥에 제시된 표현을 중심으로 답하라.
질문 (question)
p형 도전형 기판을 갖는 바이폴라 접합 트랜지스터로서, 고농도 베이스영역과 저농도 베이스영역이 n형 도전형이고 에미터영역들과 컬렉터영역들이 p형 도전형인 경우, 저농도 베이스영역을 둘러싸도록 배치되는 제1 딥웰영역의 도전형은 무엇인가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation질문에서 주어진 특정 조건(고농도/저농도 베이스 n형, 에미터/컬렉터 p형)을 만족하는 바이폴라 접합 트랜지스터의 제1 딥웰영역의 도전형을 찾는 것이다.
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2정보 추출
information_extraction청구항 13은 고농도 및 저농도 베이스영역이 n형 도전형이고, 에미터영역들 및 컬렉터영역들이 p형 도전형인 구성을 명시한다.
- 상기 고농도 베이스영역 및 저농도 베이스영역은 n형 도전형을 갖고, 상기 에미터영역들 및 컬렉터영역들은 p형 도전형갖는 바이폴라 접합 트랜지스터
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3근거 선택
evidence_selection청구항 14는 청구항 13을 인용하며 저농도 베이스영역을 둘러싸는 제1 딥웰영역의 존재를 언급하고, 청구항 15는 해당 제1 딥웰영역의 도전형을 명시한다.
- 상기 저농도 베이스영역을 둘러싸도록 배치되는 제1 딥웰영역더 포함하는 바이폴라 접합 트랜지스터; 상기 제1 딥웰영역은 p형 도전형갖는 바이폴라 접합 트랜지스터
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4논리 통합
logical_integration질문의 조건은 청구항 13의 구성과 일치하며, 청구항 14와 15를 통해 해당 조건 하에서의 제1 딥웰영역은 p형 도전형임을 알 수 있다.
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5결론 도출
conclusion_formulation따라서 저농도 베이스영역을 둘러싸는 제1 딥웰영역의 도전형은 p형 도전형이다.
- 상기 제1 딥웰영역은 p형 도전형갖는 바이폴라 접합 트랜지스터
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6답변 생성
answer_generation질문에 대한 직접적인 답변으로 'p형 도전형'을 도출한다.
- p형 도전형
최종 답변 (final_answer)
p형 도전형
핵심 해석 (core_interpretation)
특정 도전형을 갖는 베이스 및 에미터/컬렉터 영역 구성 하에서, 저농도 베이스영역을 둘러싸는 제1 딥웰영역의 도전형이 p형임을 정의하는 기술적 구성이다.