직교 윈도우를 가지는 멀티-다이 와이어 본드 어셈블리에 대한 STUB 최소화 document_id 1020147012040

[청구항 2] 제1항에 있어서,상기 각각의 마이크로전자 요소는 더 많은 수의 능동 소자(active device)를 구현하여, 다른 기능보다 메모리 저장 어레이 기능제공하는,마이크로전자 패키지. [청구항 3] 제1항에 있어서,상기 단자는 상기 어드레스가능 메모리 위치를 결정하기 위해, 상기 마이크로전자 패키지 내에서 상기 회로가 이용 가능한 모든어드레스정보전달하도록구성된,마이크로전자 패키지. [청구항 4] 제1항에 있어서,상기 단자는 상기 마이크로전자 요소의 동작 모드(operating mode)를 제어하는정보전달하도록구성되는,마이크로전자 패키지. [청구항 5] 제1항에 있어서,상기 단자는 상기 마이크로전자 패키지에 전송되는 모든 명령 신호(command signal)를 전달하도록 구성되고,상기 명령 신호기록 인에이블(write enable) 신호, 로우 어드레스 스트로브(row address strobe) 신호, 및 컬럼 어드레스 스트로브(column adress strobe) 신호인, 마이크로전자 패키지. [청구항 6] 제1항에 있어서,상기 단자는 상기 마이크로전자 패키지에 전송되는 클록 신호를 전달하도록 구성되고,상기 클록 신호는 상기 어드레스 정보를 전달하는신호의샘플링위해이용되는,마이크로전자 패키지. [청구항 7] 제1항에 있어서,상기 단자는 상기 마이크로전자 패키지에 전송되는 모든 뱅크 어드레스(bank address)신호전달하도록구성되는,마이크로전자 패키지. [청구항 8] 제1항에 있어서,상기 기판은 12ppm/℃ 보다 작은, 상기 기판의 평면 내의 cte를 가지는재료를필수적구성되는요소인,마이크로전자 패키지. [청구항 9] 제1항에 있어서,상기 기판은 30ppm/℃ 보다 작은, 상기 기판의 평면 내의 cte를 가지는 재료를 필수적으로 구성되는 유전성 요소인,마이크로전자 패키지. [청구항 10] 제1항에 있어서,상기 단자는 제1 단자이고,상기 제2 표면은 상기 중앙 영역과, 상기 기판의 제1 표면 및 제2 표면 사이에서 연장되는 서로 반대되는 제1 에지(edge) 및 제2 에지 사이에 주변 영역을 포함하며,상기 마이크로전자 패키지는 복수의 제2 단자를 더 포함하고,상기 복수의 제2 단자 중 적어도 일부는 적어도 하나의 상기 주변 영역 내의 상기 제2 표면에 노출되고, 상기 복수의 제2 단자는 상기 마이크로전자 패키지를 상기 마이크로전자 패키지의외부의적어도하나의구성요소접속하도록구성되는,마이크로전자 패키지. [청구항 11] 제10항에 있어서,상기 복수의 제2 단자 중 적어도 일부는 상기 어드레스 정보가 아닌 다른정보전달하도록구성되는,마이크로전자 패키지. [청구항 12] 제11항에 있어서,상기 어드레스 정보가 아닌 다른 정보를 전달하도록 구성되는 상기 복수의 제2 단자 중 적어도 일부는 상기 중앙 영역 내의 제2 표면노출되는,마이크로전자 패키지. [청구항 13] 제1항에 있어서,적어도 일부의 상기 리드는 적어도 하나의 상기 애퍼처를 통해 연장되는 와이어 본드포함하는,마이크로전자 패키지. [청구항 14] 제13항에 있어서,상기 리드 모두는 적어도 하나의 상기 애퍼처를 통해 연장되는 와이어본드인,마이크로전자 패키지. [청구항 15] 제1항에 있어서,적어도 일부의 상기 리드는 리드 본드포함하는,마이크로전자 패키지. [청구항 16] 제1항에 있어서,각각의 상기 마이크로전자 요소의 메모리 저장 어레이 기능은 nand 플래시, 저항성 ram(resistive ram), 위상-변화 메모리(phase-change memory, pcm), 자기 ram(magnetic ram), 정적 ram(static ram), 동적 ram(dynamic ram), 스핀-토크 ram(spin-torque ram), 또는 콘텐츠-어드레스가능 메모리(content-addressable memory) 기술구현되는,마이크로전자 패키지. [청구항 17] 제1항에 있어서,각각의 상기 마이크로전자 요소는 동적 랜덤 액세스 메모리(dram) 집적 회로 칩포함하는,마이크로전자 패키지. [청구항 18] 제1항에 있어서,각각의 상기 마이크로전자 요소는 다른 마이크로전자 요소와 기능적으로 및 기계적동등한,마이크로전자 패키지. [청구항 19] 제1항에 있어서,상기 마이크로전자 패키지 내의 하나 이상의 상기 마이크로전자 요소 및 적어도 일부의 상기 단자와 전기적으로 접속되는 반도체 요소를 더 포함하고, 상기 반도체 요소는 상기 마이크로전자 패키지의 하나 이상의 상기 단자에 수신된 적어도 하나의 신호를 재생성(regenerate)하도록 또는 적어도 부분적으로 디코딩(decoding)하도록 구성되는 것 중 적어도 하나구성되는,마이크로전자 패키지. [청구항 20] 제1항에 있어서,상기 단자는 4개 이하의 컬럼 내배열되는,마이크로전자 패키지. [청구항 21] 제20항에 있어서,상기 컬럼은 상기 제1 축평행한,마이크로전자 패키지. [청구항 22] 제1항에 있어서,상기 단자는 2개 이하의 컬럼 내배열되는,마이크로전자 패키지. [청구항 23] 제1항에 있어서,적어도 하나의 상기 마이크로전자 요소와 열적 교환하는 히트 스프래더더 포함하는,마이크로전자 패키지. [청구항 24] 제1항에 있어서,상기 단자는 가상 중개 축(theoretical intermediate axis)의 제1 측 상에 배치되는 상기 단자의 제1 세트와 상기 제1 측과 반대인, 상기 가상 중개 축의 제2 측 상에 배치되는 상기 단자의 제2 세트를 포함하고,각각의 상기 제1 세트 및 제2 세트는 상기 어드레스 정보를 전달하도록 구성되고,상기 제1 세트 내의 단자의 신호 할당(signal assignment)은 상기 제2 세트 내의 단자의 신호 할당의 미러 이미지인,마이크로전자 패키지. [청구항 25] 제24항에 있어서,상기 제1 세트 및 제2 세트의 단자는 제1 그리드(grid) 및 제2 그리드 각각 내의 위치에 배치되고,상기 제1 그리드 및 제2 그리드 내의 단자의 컬럼은 상기 기판의 서로 반대되는 제1 에지 및 제2 에지에 평행한 방향연장되는,마이크로전자 패키지. [청구항 26] 제25항에 있어서,상기 중개 축은 상기 기판의 제1 에지 및 제2 에지로부터 등거리이면서 이와 평행한 선으로부터, 상기 단자의 임의의 2개의 인접하는 컬럼 사이의 최소 피치(pitch)의 3.5배의 거리이하인,마이크로전자 패키지. [청구항 27] 제25항에 있어서,상기 중개 축은 상기 기판의 제1 에지 및 제2 에지로부터 등거리이면서 이와 평행한 선의, 상기 단자의 임의의 2개의 인접하는 컬럼 사이의 최소 피치의 거리이하인,마이크로전자 패키지. [청구항 28] 제25항에 있어서,각각의 그리드는 상기 단자의 2개의 인접하는 평행 컬럼포함하는,마이크로전자 패키지. [청구항 29] 제24항에 있어서,상기 제1 세트 및 제2 세트의 단자는 제1 그리드 및 제2 그리드 각각 내에서의 위치에 배치되고, 상기 제1 그리드 및 제2 그리드 내의 단자의 컬럼은 상기 제1 축 및 제2 축에 평행한 방향연장되는,마이크로전자 패키지. [청구항 30] 제1항에 있어서,상기 제1 마이크로전자 요소 및 제2 마이크로전자 요소의 표면은 상기 기판의 제1 표면과 평행한 단일 평면 내에 배열되고,상기 제3 마이크로전자 요소의 표면은 적어도 부분적으로 상기 제1 마이크로전자 요소 및 제2 마이크로전자 요소 중 적어도 하나의 뒷면위에 놓이는,마이크로전자 패키지. [청구항 31] 제1항에 있어서,상기 마이크로전자 요소 모두의 표면은 상기 기판의 제1 표면에 평행한 단일 평면 내배열되는,마이크로전자 패키지. [청구항 32] 제1항에 있어서,상기 기판은 제4 애퍼처를 포함하고,상기 제4 애퍼처는 상기 제1 축 및 제2 축과 교차하고, 상기 제4 애퍼처의 길이 방향으로 연장되는 제4 축을 포함하며,상기 기판의 제1 표면과 대면하는 표면을 포함하는 제4 마이크로전자 요소로서, 메모리 저장 어레이 기능을 포함하고, 상기 표면에 노출되고 적어도 하나의 상기 애퍼처와 정렬하는 복수의 콘택을 포함하는 제4 마이크로전자 요소; 및상기 단자와 상기 제4 마이크로전자 요소의 콘택 사이에 전기적으로 접속된 제2 리드로서, 적어도 하나의 상기 애퍼처와 정렬하는 부분을 각각 포함하는 제2 리드더 포함하는,마이크로전자 패키지. [청구항 33] 제32항에 있어서,각각의 상기 제1 마이크로전자 요소, 제2 마이크로전자 요소, 제3 마이크로전자 요소, 및 제4 마이크로전자 요소는 상기 각각의 마이크로전자 요소의 길이 방향으로 연장되는, 서로 반대되는 제1 에지 및 제2 에지를 포함하고,각각의 상기 제1 에지는 상기 마이크로전자 패키지의 중심에 인접한 부분을 포함하고, 상기 마이크로전자 요소의 다른 마이크로전자 요소 중 정확하게 하나를 통해 연장되는 평면정의하는,마이크로전자 패키지. [청구항 34] 제32항에 있어서,각각의 상기 제1 애퍼처, 제2 애퍼처, 제3 애퍼처, 및 제4 애퍼처의 축은 상기 애퍼처의 다른 애퍼처 중 정확하게하나통해연장되는,마이크로전자 패키지. [청구항 35] 제32항에 있어서,각각의 상기 제1 축, 제2 축, 제3 축, 및 제4 축은 상기 축의 다른 축 중 정확하게2개통해연장되는,마이크로전자 패키지. [청구항 37] 제36항에 있어서,상기 단자는 상기 어드레스가능 메모리 위치를 결정하기 위해, 상기 마이크로전자 패키지 내에서 상기 회로가 이용 가능한어드레스정보전달하도록구성되는,마이크로전자 패키지. [청구항 39] 제38항에 있어서,상기 마이크로전자 요소 각각은 더 많은 수의 능동 소자를 구현하여, 다른 기능보다 메모리 저장 어레이 기능제공하는,마이크로전자 패키지. [청구항 40] 제38항에 있어서,상기 단자는 가상 중개 축의 제1 측 상에 배치된 상기 단자의 제1 세트와 상기 제1 측과 반대인, 상기 가상 중개 축의 제2 측 상에 배치되는 상기 단자의 제2 세트를 포함하고,각각의 상기 제1 세트 및 제2 세트는 상기 어드레스 정보를 전달하도록 구성되고,상기 제1 세트 내의 단자의 신호 할당은 상기 제2 세트 내의 단자의 신호 할당의 미러이미지인,마이크로전자 패키지. [청구항 41] 제40항에 있어서,상기 제1 세트 및 제2 세트의 단자는 제1 그리드 및 제2 그리드 각각 내의 위치에 배치되고,상기 제1 그리드 및 제2 그리드 내의 단자의 컬럼은 상기 기판의 서로 반대되는 제1 에지 및 제2 에지에 평행한 방향연장되는,마이크로전자 패키지. [청구항 42] 제38항에 있어서,상기 기판은 제4 애퍼처를 포함하고,상기 제2 축은 상기 제4 애퍼처의 길이 방향으로 연장되며,상기 기판의 제1 표면과 대면하는 표면을 포함하는 제4 마이크로전자 요소로서, 메모리 저장 어레이 기능을 포함하고, 상기 표면에 노출되고 적어도 하나의 상기 애퍼처와 정렬하는 복수의 콘택을 포함하는 제4 마이크로전자 요소; 및상기 단자와 상기 제4 마이크로전자 요소의 콘택 사이에 전기적으로 접속된 제2 리드로서, 적어도 하나의 상기 애퍼처와 정렬하는 부분을 각각 포함하는, 제2 리드더 포함하는,마이크로전자 패키지. [청구항 43] 제42항에 있어서,상기 중앙 영역은 상기 제1 애퍼처, 제2 애퍼처, 제3 애퍼처, 및 제4 애퍼처의 인접하는 말단을 지나서 연장되지 않는 상기 기판의 직사각형 영역 내배치되는,마이크로전자 패키지. [청구항 45] 제44항에 있어서,상기 마이크로전자 요소 각각은 더 많은 수의 능동 소자를 구현하여, 다른 기능보다 메모리 저장 어레이 기능제공하는,마이크로전자 패키지. [청구항 47] 제46항에 있어서,상기 마이크로전자 요소 각각은 더 많은 수의 능동 소자를 구현하여, 다른 기능보다 메모리 저장 어레이 기능제공하는,마이크로전자 패키지.