수직형 메모리 장치 및 이의 제조 방법 document_id 1020150006980

[청구항 11] 셀 영역과 주변 회로 영역을 포함하는 기판 상기 셀 영역에 배치되고, 상기 기판 상면에 대해 수직인 제1 방향으로 연장하는 복수의 수직 채널 구조체들이 형성된 셀 게이트 적층 구조물; 및 상기 복수의 수직 채널 구조체들 중 적어도 2개의 수직 채널 구조체들 사이의 상기 셀 게이트 적층 구조물을 관통하며, 상기 제1 방향 및 상기 제1 방향과 수직인 제2 방향으로 연장하는 제1 공통 소스 라인 콘택 플러그를 포함하고, 상기 제1 공통 소스 라인 콘택 플러그는 리세스 영역을 한정하는 내측벽을 가지는 수직형 메모리 장치 [청구항 12] 제11 항에 있어서,공통 소스 비트 라인을 더 포함하고, 상기 제1 공통 소스 라인 콘택 플러그는 상기 기판과 전기적으로 연결 가능한 하단과 상기 공통 소스 비트 라인과 전기적으로 연결 가능한 상단가지는수직형 메모리 장치. [청구항 13] 제12 항에 있어서,상기 리세스 영역 내에서 상기 제2 방향으로 연장하는 매립막 패턴; 및상기 제1 공통 소스 라인 콘택 플러그의 상기 내측벽과 접하고, 상기 매립막 패턴상에 형성되며, 상기 공통 소스 비트 라인과 전기적으로 연결 가능한 공통 소스 비트 라인 콘택더 포함하는수직형 메모리 장치. [청구항 14] 제12 항에 있어서,상기 리세스 영역 내에서 상기 제2 방향으로 연장하는 매립막 패턴;상기 제1 공통 소스 라인 콘택 플러그의 상기 내측벽과 접하고 상기 매립막 패턴상에서 상기 제2 방향으로 연장하는 제2 공통 소스 라인 콘택 플러그; 및상기 제1 및 제2 공통 소스 라인 콘택 플러그들 상에 형성되고 상기 공통 소스 비트 라인과 전기적으로 연결 가능한 공통 소스 비트 라인 콘택더 포함하는수직형 메모리 장치. [청구항 15] 제12 항에 있어서,상기 리세스 영역 내에서 상기 제1 공통 소스 라인 콘택 플러그 상에 형성되고 상기 제2 방향으로 연장하는 베리어막 패턴; 상기 리세스 영역 내에서 상기 베리어막 패턴 상에 형성되고 상기 제2 방향으로 연장하는 제2 공통 소스 라인 콘택 플러그; 및상기 제1 및 제2 공통 소스 라인 콘택 플러그들 상에 형성되며 상기 공통 소스 비트 라인과 전기적으로 연결 가능한 공통 소스 비트 라인 콘택더 포함하는수직형 메모리 장치. [청구항 16] 제11 항에 있어서,게이트 적층 구조물은 상기 기판상에서 상기 제1 방향을 따라 서로 이격되어 배치되는 복수의 층간 절연막 패턴들과 상기 복수의 층간 절연막 패턴들 각각의 사이에 개재되고 상기 복수의 수직 채널 구조체들 각각을 둘러싸는 복수의 셀 게이트 라인들을 포함하고,상기 수직형 메모리 장치는 상기 셀 영역의 일부와 상기 주변 회로 영역에 상기 셀 게이트 적층 구조물과 접하도록 배치되는 몰드 보호막더 포함하는수직형 메모리 장치. [청구항 17] 제16 항에 있어서,게이트 적층 구조물과 상기 몰드 보호막 상에 형성되는 절연성 캐핑막; 상기 절연성 캐핑막 상에 형성되는 상부 절연막;상기 상부 절연막, 상기 절연성 캐핑막, 상기 셀 영역의 상기 몰드 보호막, 및 상기 복수의 층간 절연막 패턴들을 관통하며 복수의 셀 게이트 라인들과 각각 연결되는 복수의 셀 게이트 라인 콘택 플러그들; 및상기 주변 회로 영역에서 상기 상부 절연막, 상기 절연성 캐핑막, 및 상기 몰드 보호막을 관통하며 상기 제1 방향으로 연장하는 주변 회로 콘택 플러그를 더 포함하고,상기 제1 공통 소스 라인 콘택 플러그는 상기 복수의 셀 게이트 라인들에 대면하는 제1 부분과, 상기 절연성 캐핑막에 대면하는 제2 부분포함하는수직형 메모리 장치. [청구항 18] 제17 항에 있어서,상기 제1 공통 소스 라인 콘택 플러그의 상면은 상기 절연성 캐핑막의 상면과 동일 평면상에 위치하고,상기 복수의 셀 게이트 라인 콘택 플러그들과 상기 주변 회로 콘택 플러그의 상면들은 실질적으로 동일 평면상위치하는수직형 메모리 장치. [청구항 19] 제17 항에 있어서,상기 복수의 수직 채널 구조체들 중 적어도 하나와 전기적으로 연결 가능한 셀 비트 라인;상기 제1 공통 소스 라인 콘택 플러그와 전기적으로 연결 가능한 공통 소스 비트 라인; 및상기 주변 회로 콘택 플러그와 상기 복수의 셀 게이트 라인 콘택 플러그들 중 적어도 하나와 전기적으로 연결 가능한 연결 배선을 더 포함하고, 상기 셀 비트 라인, 상기 공통 소스 비트 라인, 및 상기 연결 배선의 각 상면들은 실질적으로 동일 평면상위치하는수직형 메모리 장치. [청구항 20] 셀 영역과 주변 회로 영역을 포함하는 기판 상기 셀 영역에 배치되는 셀 게이트 적층 구조물 상기 셀 게이트 적층 구조물을 관통하고 리세스 영역을 한정하는 내측벽을 가지는 공통 소스 라인 콘택 플러그; 및 상기 공통 소스 라인 콘택 플러그의 상기 내측벽과 전기적으로 연결 가능한 공통 소스 비트 라인 콘택을 포함하는 수직형 메모리 장치