반도체 소자 및 이의 제조 방법 document_id 1020150046293

[청구항 2] 제1항에 있어서,상기 기판 내에 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막들; 및상기 제1 게이트 전극 및 상기 제1 및 제2 소스/드레인 영역들을 덮는 층간 절연막을 더 포함하되,상기 수직 연장부의 바닥면은, 상기 층간 절연막의 상면 및 상기 소자 분리막들의 상면 사이의 레벨위치하는반도체 소자. [청구항 3] 제1항에 있어서,상기 제2 서브 콘택의 상면은 상기 제1 서브 콘택의 상면과 공면이루는반도체 소자. [청구항 4] 제1항에 있어서,상기 제1 서브 콘택과 상기 제2 서브 콘택은 동일한 물질을 포함하고, 서로 연결되어 일체이루는반도체 소자. [청구항 5] 제1항에 있어서,평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택중첩되는반도체 소자. [청구항 7] 제1항에 있어서,상기제1 및 제2 소스/드레인 영역들 상에 각각 제공되어, 상기 제1 및 제2 소스/드레인 영역들과 각각 연결되는 제1 및 제2 연결 도전 패턴들을 더 포함하되,상기 제1 서브 콘택은 상기 제1 연결 도전 패턴의 상면과 접촉하여, 상기 제1 연결 도전 패턴을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되고,상기 제2 서브 콘택은 상기 제1 및 제2 연결 도전 패턴들 사이제공되는반도체 소자. [청구항 8] 제7항에 있어서,상기 활성 콘택의 측벽들 및 바닥면을 감싸는 베리어막을 더 포함하되,상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 제1 연결 도전 패턴 사이개재된반도체 소자. [청구항 9] 제1항에 있어서,상기제1 및 제2 활성 패턴들을 가로지르며, 상기 제1 게이트 전극과 평행하게 연장되는 제2 게이트 전극을 더 포함하되,상기 제1 및 제2 게이트 전극들은 서로 상기 제1 방향으로 이격되고,상기 활성 콘택은 상기 제1 및 제2 게이트 전극들 사이제공되는반도체 소자. [청구항 10] 제9항에 있어서,상기제1 및 제2 게이트 전극들의 상면들을 공통으로 덮는 캐핑막을 더 포함하되,상기 수직 연장부의 바닥상기 캐핑막의 바닥면보다 더 낮은 반도체 소자. [청구항 11] 제1항에 있어서,상기 활성 콘택 상에 제공된 비아; 및상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 제1 소스/드레인 영역과 전기적으로 연결되는 도전 라인더 포함하는반도체 소자. [청구항 12] 제1항에 있어서,상기 제1 방향으로의 일 단면의 관점에서, 상기 활성 콘택은 t자 형태갖는반도체 소자. [청구항 13] 제1항에 있어서,상기 제2 방향으로의 일 단면의 관점에서, 상기 수직 연장부와 인접하는 상기 제2 서브 콘택의 일 측벽은 계단형 프로파일갖는반도체 소자. [청구항 14] 제1항에 있어서,상기 제1 서브 콘택은 제1 측벽을 갖고,상기 제2 서브 콘택은 상기 제1 측벽과 인접하는 제2 측벽을 갖고,상기 제1 측벽과 상기 제2 측벽은 서로 공면이루는반도체 소자. [청구항 15] 제1항에 있어서,평면적 관점에서, 상기 제1 서브 콘택은 상기 제2 방향으로 연장되면서 상기 제2 서브 콘택관통하는반도체 소자. [청구항 16] 기판; 상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고 적어도 하나의 상기 활성 패턴들의 상기 상부에 제공된 소스/드레인 영역 상기 소스/드레인 영역 상에 제공되어, 상기 소스/드레인 영역과 연결되는 연결 도전 패턴 상기 연결 도전 패턴 상에 제공되어 상기 소스/드레인 영역과 연결된 활성 콘택, 상기 활성 콘택은 상기 연결 도전 패턴과 접촉하는 제1 서브 콘택 및 상기 제1 서브 콘택과 일체로 연결되는 제2 서브 콘택을 포함하고 상기 활성 콘택 상에 제공된 비아; 및 상기 비아 상에 제공되어, 상기 비아 및 상기 활성 콘택을 통해 상기 소스/드레인 영역과 전기적으로 연결되는 도전 라인을 포함하는 반도체 소자 [청구항 17] 제16항에 있어서,상기 제2 서브 콘택은 상기 기판을 향해 수직적으로 연장되는 수직 연장부를 포함하고,평면적 관점에서, 상기 수직 연장부는 상기 제1 서브 콘택중첩되는반도체 소자. [청구항 19] 제16항에 있어서,상기 활성 콘택을 감싸는 베리어막을 더 포함하되,상기 베리어막의 일부는 상기 제1 서브 콘택과 상기 연결 도전 패턴 사이개재된반도체 소자. [청구항 20] 기판; 상기 기판 내에 활성 패턴들을 정의하는 소자 분리막들, 상기 활성 패턴들의 상부들은 상기 소자 분리막들의 상면들 위로 돌출되고 상기 활성 패턴들을 가로지르는 게이트 전극 적어도 하나의 상기 활성 패턴들의 상기 상부에 제공되며, 상기 게이트 전극과 인접하는 소스/드레인 영역; 및 상기 소스/드레인 영역 상에 배치되어, 상기 소스/드레인 영역과 전기적으로 연결되는 활성 콘택을 포함하되, 상기 활성 콘택은 상기 게이트 전극과 이격되며, 상기 활성 콘택은, 상기 게이트 전극의 상면보다 더 낮은 바닥면을 갖는 수직 연장부를 포함하는 반도체 소자