문맥 (context)
[청구항 1]
기판 상에 2차원적으로 배열되고 상기 기판으로부터 수직으로 연장되는 수직 채널 구조체들
상기 수직 채널 구조체들 상에 제공되고 제 1 방향을 따라 배치된 상기 수직 채널 구조체들을 연결하는 비트 라인들
상기 제 1 방향과 교차하는 제 2 방향을 따라 상기 수직 채널 구조체들 사이로 연장되는 복수 개의 공통 소스 라인들; 및
상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인을 포함하는 반도체 메모리 장치
[청구항 3]
제 2 항에 있어서,상기 제 1 공통 소스 라인과 상기 소스스트래핑 라인을 연결하는 상기 콘택들의 개수는 상기 제 2 공통 소스 라인과 상기 소스 스트래핑 라인연결하는상기 콘택들의 개수와 다른 반도체 메모리 장치.
[청구항 4]
제 2 항에 있어서,상기 수직 채널 구조체들 상으로부터 상기 제 1 및 제 2 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 더 포함하고,상기 소스 스트래핑 라인은 상기 제 1 및 제 2 공통 소스 라인들 각각과 복수 개의 도전 라인들연결되는반도체 메모리 장치.
[청구항 5]
제 2 항에 있어서,상기 콘택들 중 홀수 번째 콘택들은 상기 제 1 공통 소스 라인 상에서 상기 비트 라인들에 접속되고,상기 콘택들 중 짝수 번째 콘택들은 상기 제 2 공통 소스 라인 상에서 상기 비트 라인들접속되는반도체 메모리 장치.
[청구항 6]
제 2 항에 있어서,상기 소스스트래핑 라인은 상기 제 1 및 제 2 공통 소스 라인들 각각과 오버랩되는 지점에서 복수 개의 콘택들접속되는반도체 메모리 장치.
[청구항 7]
제 2 항에 있어서,상기 소스스트래핑 라인과 상기 도전 라인들 사이에 소스 스터드를 더 포함하고,상기 소스 스터드는 상기 소스 스트래핑 라인과 오버랩 되는 상기 복수 개의 도전 라인들에 공통적접속되는반도체 메모리 장치.
[청구항 8]
제 2 항에 있어서,상기 기판은 셀 어레이 영역 및 주변 회로 영역을 포함하고, 상기 소스 스트래핑 라인은 상기 셀 어레이 영역 상에 복수 개가제공되는반도체 메모리 장치.
[청구항 9]
제 2 항에 있어서,상기 소스스트래핑 라인과 상기 비트 라인들은 동일한 수직 레벨위치하는반도체 메모리 장치.
[청구항 10]
제 2 항에 있어서,상기 수직 채널 구조체들 상으로부터 상기 제 1 및 제 2 공통 소스 라인들 중 어느 하나 위로 연장되는 도전 라인들을 더 포함하고,상기 도전 라인들은 상기 공통 소스 라인들과 오버랩되는 부분에서 오프셋된 영역갖는반도체 메모리 장치.
지시문 (instruction)
주어진 본문을 읽고 관련 정보를 분석하여 질문에 답하라.
질문 (question)
반도체 메모리 장치에서 소스 스트래핑 라인과 비트 라인의 수직적 위치 관계 및 소스 스트래핑 라인이 공통 소스 라인들과 연결되는 방식은 어떠한가?
추론 과정 (compact_reasoning)
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1과제 해석
task_interpretation소스 스트래핑 라인과 비트 라인의 수직적 위치 관계 및 소스 스트래핑 라인이 공통 소스 라인들과 연결되는 방식을 파악해야 한다.
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2정보 추출
information_extraction청구항 1에서 소스 스트래핑 라인이 비트 라인들과 동일한 수직 레벨에 위치함을 확인하고, 공통 소스 라인들을 전기적으로 연결함을 확인한다.
- 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인
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3근거 선택
evidence_selection수직적 위치 관계에 대한 근거인 '동일한 수직 레벨'과 연결 방식에 대한 근거인 '공통 소스 라인들을 전기적으로 연결'을 선택한다.
- 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인
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4논리 통합
logical_integration소스 스트래핑 라인은 비트 라인과 같은 높이(수직 레벨)에 배치되며, 복수의 공통 소스 라인들을 전기적으로 묶어주는 역할을 수행함을 통합한다.
- 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인
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5결론 도출
conclusion_formulation소스 스트래핑 라인은 비트 라인과 동일한 수직 레벨에 위치하며, 복수의 공통 소스 라인들을 전기적으로 연결하는 방식으로 구성된다.
- 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인
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6답변 생성
answer_generation질문에 대해 수직적 위치와 연결 방식을 포함하여 완성된 문장으로 답변을 생성한다.
- 상기 비트 라인들과 동일한 수직 레벨에 위치하고, 상기 복수 개의 공통 소스 라인들을 전기적으로 연결하는 소스 스트래핑 라인
최종 답변 (final_answer)
소스 스트래핑 라인은 비트 라인들과 동일한 수직 레벨에 위치하며, 복수의 공통 소스 라인들을 전기적으로 연결하는 방식으로 구성된다.
핵심 해석 (core_interpretation)
소스 스트래핑 라인을 비트 라인과 동일한 수직 레벨에 배치하여 복수의 공통 소스 라인들을 전기적으로 연결함으로써 메모리 장치의 배선 구조를 형성하는 기술이다.