문턱 스위칭 장치 및 그 제조 방법과, 이를 포함하는 전자 장치 document_id 1020150188669

[청구항 2] 제1 항에 있어서,상기 중성 결함의 농도는, 상기 제1 절연층과 상기 제1 전극층의 계면 및 상기 제2 절연층과 상기 제2 전극층의 계면갈수록 감소하는문턱 스위칭 장치. [청구항 3] 제1 항에 있어서,상기제1 및 제2 절연층은, 도우너 불순물포함하는문턱 스위칭 장치. [청구항 4] 제1 항에 있어서,상기 제1 절연층과 상기 제2 절연층은, 동일한 절연 물질형성되는문턱 스위칭 장치. [청구항 5] 제1 항에 있어서,상기 제1 절연층은, 상기 제1 전극층과의 계면으로부터 제1 거리에 해당하는 제1 계면부를 포함하고,상기 제2 절연층은, 상기 제2 전극층과의 계면으로부터 상기 제2 거리에 해당하는 제2 계면부를 포함하고,상기 제1 및 제2 계면부 내에는 상기 중성 결함부존재하는문턱 스위칭 장치. [청구항 6] 제1 항에 있어서,상기제1 및 제2 전극층에 전압이 인가되지 않는 경우, 상기 중성 결함의 에너지 레벨은 상기 제1 및 제2 전극층의 일함수와 실질적동일하거나그보다 낮은문턱 스위칭 장치. [청구항 7] 제1 항에 있어서,상기 제1 전극층으로부터 상기 제2 전극층을 향하는 제1 방향을 따라, 상기 중성 결함은 소정 간격을 가지면서 반복적배열되는문턱 스위칭 장치. [청구항 8] 제1 항에 있어서,상기 제2 전극층에 상기 제1 전극층에 비하여 상대적으로 양의 전압이 인가되는 경우,상기 전자의 이탈은 상기 제2 전극층에 가까운 중성 결함부터 순차적진행되는문턱 스위칭 장치. [청구항 9] 제1 항에 있어서,상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층은 0.35ev 이상의 쇼트키 장벽 높이를 갖는 쇼트키 콘택형성하는문턱 스위칭 장치. [청구항 10] 제1 항에 있어서,상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 오믹 콘택을 형성하고, 상기 오프 상태는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 쇼트키 콘택형성하는문턱 스위칭 장치. [청구항 11] 제1 항에 있어서,상기 오프 상태에서 흐르는 전류는, 상기 제1 전극층 및 상기 제2 전극층 중 적어도 하나와 상기 선택 소자층이 형성하는 쇼트키 장벽 높이가 증가감소하는문턱 스위칭 장치. [청구항 12] 제1 항에 있어서,상태에서 흐르는 전류는, 상기 중성 결함의 농도가 증가증가하는문턱 스위칭 장치. [청구항 14] 제13 항에 있어서,상기 반도체 메모리는,제1 방향으로 연장하는 제1 배선; 및상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하고,상기 메모리 소자 및 상기 선택 소자는,상기 제1 배선과 상기 제2 배선의 사이에서, 이들의 교차점 각각위치하는전자 장치. [청구항 15] 제13 항에 있어서,상기 메모리 소자는,인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 가변 저항 소자포함하는전자 장치. [청구항 16] 제13 항에 있어서,상기 전자 장치는, 마이크로프로세서를 더 포함하고,상기 마이크로프로세서는,상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의일부인전자 장치. [청구항 17] 제13 항에 있어서,상기 전자 장치는, 프로세서를 더 포함하고,상기 프로세서는,상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의일부인전자 장치. [청구항 18] 제13 항에 있어서,상기 전자 장치는, 프로세싱 시스템을 더 포함하고,상기 프로세싱 시스템은,수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의일부인전자 장치. [청구항 19] 제13 항에 있어서,상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,상기 데이터 저장 시스템은,데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치일부인전자 장치. [청구항 20] 제13 항에 있어서,상기 전자 장치는, 메모리 시스템을 더 포함하고,상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의일부인전자 장치.