디바이스 하부의 인터커넥트 구조체들을 형성하는 방법 document_id 1020157021665

[청구항 28] 구조체로서, 제1 기판에 배치된 적어도 하나의 라우팅 층 제2 기판에 배치된 디바이스 층; 및 상기 제1 기판과 상기 제2 기판을 결합하는 본딩 층 을 포함하는 구조체 [청구항 29] 제28항에 있어서,적어도 하나의 라우팅 층은 전력,접지및신호라우팅층중적어도하나포함할수있는구조체. [청구항 30] 제28항에 있어서,적어도 하나의 라우팅 층은 상기 디바이스 층에 배치된 vcc, vss 및 i/o 중 하나에 전도성결합되는구조체. [청구항 31] 제28항에 있어서,상기 디바이스 층은 상기 제1 기판의 재료와는 상이한 기판 재료포함하는구조체. [청구항 32] 제28항에 있어서,상기 제1 기판 상에 배치된 제1 본딩 층과 상기 제2 기판 상에 배치된제2본딩층직접본딩되는구조체. [청구항 33] 제28항에 있어서,상기 제2 기판은 실질적으로 모든 전력 및 i/o 전도성 인터커넥트들을 포함하며, 상기 제1 기판에 배치된 라우팅 층들에 vss 및 vcc 중 하나가 전도성결합되는구조체. [청구항 34] 제28항에 있어서,상기 제2 기판은 실질적으로 모든 전력 및 i/o 전도성 인터커넥트들을 포함하며, 상기 제1 기판에 배치된 라우팅 층들에 vss 및 vcc 양쪽 모두가 전도성결합되는구조체. [청구항 35] 제34항에 있어서,상기 제1 기판에 밈캡배치되는구조체. [청구항 36] 제28항에 있어서,상기 제2 기판은 i/o 및 vcc를 포함하고, 상기 제1 기판에 배치된 라우팅 층들에 vss가 전도성으로 결합되며, 접지된 히트 싱크에 접촉하는범프들의해전달되는구조체. [청구항 37] 제28항에 있어서,상기 제2 기판은 i/o 및 vss를 포함하고, 상기 제1 기판에 배치된 라우팅 층들에 vcc가 전도성으로 결합되며, 접지된 히트 싱크에 접촉하는범프들의해전달되는구조체. [청구항 38] 제28항에 있어서,상기 제2 기판은 i/o를 포함하고, 상기 제1 기판에 배치된 라우팅 층들에 vcc 및 vss가 전도성으로 결합되며, 상기 제1 기판 상의 범프들에 의해 전력전달되는구조체. [청구항 39] 제28항에 있어서,상기 제1 기판은 i/o, vss 및 vcc를 전달할 수 있는 범프들을 포함하며, 상기 제2 기판은 어떠한 신호 라인들포함하지 않는구조체. [청구항 42] 제28항에 있어서,상기 제2 기판은 상기 제1 기판의 두께 미만의 두께포함하는구조체. [청구항 43] 제28항에 있어서,상기 제2 기판은 단결정 실리콘 기판포함하는구조체. [청구항 44] 제28항에 있어서,상기 제2 기판의 라우팅 라인들은 상기 제1 기판의 라우팅 라인들보다 더 얇으며, 상기 제1 기판에 배치된 라우팅 라인들은전력전달제공할수있는구조체. [청구항 45] 제28항에 있어서,상기 구조체는 디바이스를 포함하고, 상기 디바이스에 패키지 기판결합되는구조체. [청구항 46] 제46항에 있어서,상기 제1 기판 및 상기 제2 기판 중 하나에 히트 싱크결합되는구조체. [청구항 47] 제28항에 있어서,상기 제1 기판은 금속 라우팅 라인들의 1개 이하의 층포함하는구조체. [청구항 48] 제28항에 있어서,상기 제1 본딩 층 및 상기 제2 본딩 층은 산화물, 금속 및 실리콘 재료 중 하나포함하는구조체. [청구항 49] 제45항에 있어서,상기 패키지 기판은 bbul 패키지 기판포함하는구조체. [청구항 50] 제28항에 있어서,상기 디바이스 층은 cpu 다이 및 메모리 다이 중 적어도 하나더 포함하는구조체. [청구항 51] 제28항에 있어서,상기 구조체에 통신가능하게 결합된 버스; 및상기 버스에 통신가능하게 결합된 edram을 포함하는 시스템더 포함하는구조체. [청구항 52] 제28항에 있어서,상기 구조체는 모놀리식 3d 디바이스포함하는구조체. [청구항 56] 구조체로서, 기판의 제1 부분에 배치된 인터커넥트 구조체들; 및 기판의 제2 부분에 배치된 회로 엘리먼트들 - 상기 제1 부분 및 상기 제2 부분은 중간 층에 의해 서로 분리됨 - 을 포함하는 구조체 [청구항 57] 제56항에 있어서,상기 중간 부분은 본딩 층 및 재결정화 시드 층 중 하나포함하는구조체. [청구항 58] 제56항에 있어서,상기 제1 부분은 넌-알파 실리콘 재료를 포함하며, 상기 제2 기판은 알파 실리콘 재료포함하는구조체. [청구항 59] 제56항에 있어서,상기 중간 부분은 약 10㎚ 내지 약 200㎚의 두께포함하는구조체. [청구항 60] 제56항에 있어서,상기 기판은 마이크로전자 다이의 일부포함하는구조체. [청구항 61] 제56항에 있어서,상기 회로 엘리먼트들은 트랜지스터들, 저항기들 및 커패시터들 중 하나포함하는구조체. [청구항 62] 제56항에 있어서,상기 제1 부분은 상기 제2 부분 아래에 전력 라우팅포함하는구조체. [청구항 63] 제56항에 있어서,상기 제2 부분은 트랜지스터들, 저항기들 및 커패시터들포함하는구조체. [청구항 64] 제56항에 있어서,상기 제1 기판은 1개 이하의 금속 층포함하는구조체. [청구항 65] 제56항에 있어서,상기 제1 부분은 라우팅 층들포함하는구조체. [청구항 66] 제56항에 있어서,상기 제1 부분은 전력, 접지 및 i/o 라우팅 층 중 하나포함하는구조체. [청구항 67] 제66항에 있어서,상기 제1 부분의 라우팅 층들은 상기 제2 부분에 배치된 라우팅 층들보다 더 얇으며, 상기 제1 부분에 배치된 라우팅 층들은전력전달제공할수있는구조체. [청구항 68] 제56항에 있어서,상기 제2 부분은 실질적으로 모든 전력 및 i/o 전도성 인터커넥트들을 포함하며, 상기 제1 부분에 배치된 상기 인터커넥트 구조체들에 vss 및 vcc 중 하나가 전도성접속되는구조체. [청구항 69] 제56항에 있어서,상기 제2 부분은 실질적으로 모든 전력 및 i/o 전도성 인터커넥트들을 포함하며, 상기 제1 부분에 배치된 상기 인터커넥트 구조체들에 vss 및 vcc 양쪽 모두가 전도성결합되는구조체. [청구항 70] 제56항에 있어서,상기 제2 부분은 i/o 및 vcc를 포함하고, 상기 제1 부분에 배치된 상기 인터커넥트 구조체들에 vss가 전도성으로 결합되며, 접지된 히트 싱크에 접촉하는 범프들에 의해전달될수있는구조체. [청구항 71] 제56항에 있어서,상기 제2 부분은 i/o 및 vss를 포함하고, 상기 제1 부분에 배치된 상기 인터커넥트 구조체들에 vcc가 전도성으로 결합되며, 접지된 히트 싱크에 접촉하는범프들의해전달되는구조체. [청구항 72] 제56항에 있어서,상기 제2 부분은 i/o를 포함하고, 상기 제1 부분에 배치된 상기 인터커넥트 구조체들에 vcc 및 vss가 전도성으로 결합되며, 상기 제1 기판 상의 범프들에 의해 전력전달되는구조체. [청구항 73] 제56항에 있어서,상기 제1 부분은 i/o, vss 및 vcc를 전달하는 범프들을 포함하며, 상기 제2 부분 상에서 어떠한 신호들전달되지 않는구조체. [청구항 74] 제56항에 있어서,상기 구조체는 디바이스를 포함하고, 상기 디바이스에 패키지 기판결합되는구조체.