반도체 소자 document_id 1020160123410

[청구항 2] 제1 항에 있어서,상기 반도체 컬럼은 기판 상에서 수직으로 연장되고,상기제1도전영역의상기제1 도전형형인것을특징으로 하는반도체 소자. [청구항 3] 제1 항에 있어서,상기 반도체 컬럼은 기판 상에서 수직으로 연장되고,상기제1도전영역의상기제1 도전형형인것을특징으로 하는반도체 소자. [청구항 5] 제1 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0.25v 내지 -1v이고,상기 제2 게이트 전압은 -0.1v 내지 0.1v이고,상기 제3 게이트 전압은 0.25v 내지 1v이고,상기 제1 드레인 전압은 0.5v 내지 1.5v이고,상기 제2 드레인전압인것을특징으로 하는반도체 소자. [청구항 7] 제6 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 펄스는 음의 전압이고,상기 제2 게이트 펄스는 양의 전압이고,상기 제1 드레인 전압은 0.5v내지인것을특징으로 하는반도체 소자. [청구항 8] 제2 항에 있어서,상기 기판은 활성 영역 및 소자 분리막을 포함하고,상기 제1 도전 영역은 상기 활성 영역과 접촉하여 배치되고,상기 활성 영역은상기제1 도전형도핑된것을특징으로 하는반도체 소자. [청구항 9] 제2 항에 있어서,상기 기판 상에 배치된 소오스 라인을 더 포함하고, 상기 제1 도전 영역은 상기 소오스 라인과 접촉하여 배치되고, 상기 소오스 라인은 실리콘에상기제1 도전형도핑된것을특징으로 하는반도체 소자. [청구항 10] 제2 항에 있어서,상기 제1 도전 영역, 상기 진성 영역, 상기 장벽 영역, 및 상기 제2 도전 영역은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라차례배치되는것을특징으로 하는반도체 소자. [청구항 11] 제2 항에 있어서,상기 제2 도전 영역, 상기 장벽 영역, 상기 진성 영역, 및 상기 제2 도전 영역은 하부면에서 상부면으로 진행함에 따라 상기 반도체 컬럼을 따라차례배치되는것을특징으로 하는반도체 소자. [청구항 12] 제2 항에 있어서,상기 반도체 컬럼의 하부면에서 상기 반도체 컬럼을 감싸도록 배치된링형태의잔류산화막더포함하는것을특징으로 하는반도체 소자. [청구항 14] 제13 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0.25v 내지 -1v이고,상기 제2 게이트 전압은 -0.1v 내지 0.1v이고,상기 제3 게이트 전압은 0.25v 내지 1v이고,상기 제1 드레인 전압은 0.5v 내지 1.5v이고,상기 제2 드레인전압인것을특징으로 하는휘발성 메모리 소자. [청구항 16] 제15 항에 있어서,상기 제1 도전형은 n형이고,상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0.25v 내지 -1v이고,상기 제2 게이트 전압은 -0.1v 내지 0.1v이고,상기 제3 게이트 전압은 0.25v 내지 1v이고,상기 제1 드레인 전압은 0.5v 내지 1.5v이고,상기 제2 드레인전압인것을특징으로 하는휘발성 메모리 소자.