III-V족 재료 능동 영역과 그레이딩된 게이트 유전체를 갖는 반도체 디바이스 document_id 1020167004549

[청구항 1] 반도체 디바이스로서, 기판 위에 배치된 iii-v족 재료 채널 영역 상기 iii-v족 재료 채널 영역 상에 배치된 게이트 스택 -상기 게이트 스택은 상기 iii-v족 재료 채널 영역과 게이트 전극 사이에 직접(directly) 배치되는 그레이딩된(graded) 고유전율(high-k) 게이트 유전체층을 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 상기 iii-v족 재료 채널 영역 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수를 가짐-; 및 상기 게이트 스택의 양측 상에 배치되는 소스/드레인 영역들 을 포함하는, 반도체 디바이스 [청구항 2] 제1항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 상기 iii-v족 재료 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 malox를 포함하고, m은 ta, zr, hf, gd, la 및 ti로 구성된 그룹선택되는,반도체 디바이스. [청구항 4] 제1항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께갖는,반도체 구조체. [청구항 5] 제1항에 있어서,상기iii-v족 재료 채널 영역은 ingaas를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 taalox를 포함하고, 상기 게이트 전극금속 게이트 전극인,반도체 디바이스. [청구항 6] 반도체 디바이스로서, 기판 위에 배치되고, 채널 영역을 갖는 3차원 iii-v족 재료 보디를 포함하는 헤테로-구조체 상기 3차원 iii-v족 재료 보디 위에 배치된 소스 및 드레인 재료 영역 상기 소스 및 드레인 재료 영역에 배치되어 소스 영역을 드레인 영역과 분리하고, 및 상기 채널 영역의 적어도 일부를 노출시키는 트렌치; 및 상기 트렌치에 및 상기 채널 영역의 노출된 부분 상에 배치되는 게이트 스택 -상기 게이트 스택은, 상기 트렌치 및 상기 채널 영역과 등각인 그레이딩된 고유전율 게이트 유전체층; 및 상기 그레이딩된 고유전율 게이트 유전체층 상에 배치되는 게이트 전극을 포함함- 을 포함하는, 반도체 디바이스 [청구항 7] 제6항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수갖는,반도체 디바이스. [청구항 8] 제7항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄 농도를 갖는 malox를 포함하고, m은 ta, zr, hf, gd, la 및 ti로 구성된 그룹선택되는,반도체 디바이스. [청구항 10] 제7항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터의 범위의 두께갖는,반도체 구조체. [청구항 11] 제7항에 있어서,상기 재료 채널 영역은 ingaas를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 taalox를 포함하고, 상기 게이트 전극금속 게이트 전극인,반도체 디바이스. [청구항 12] 제6항에 있어서,상기 헤테로-구조체는 상기 소스 및 드레인 재료 영역과 상기 3차원 iii-v족 재료 보디 사이에 배치되는 상부 배리어층을 더 포함하고, 상기 트렌치는 또한 상기 상부 배리어층배치되는,반도체 구조체. [청구항 13] 제6항에 있어서,상기 헤테로-구조체는 상기 기판과 상기 3차원 iii-v족 재료 보디 사이에 배치되는 하부 배리어층더 포함하는,반도체 구조체. [청구항 14] 제13항에 있어서,상기 트렌치는 또한 상기 하부 배리어층에 부분적으로 배치되어 상기 채널 영역을 완전히 노출시키고, 상기 게이트 스택은 상기 채널 영역완전히 둘러싸는,반도체 구조체. [청구항 15] 반도체 디바이스로서, 기판 위에 배치되는 복수의 iii-v족 재료 나노와이어의 수직 배열 상기 iii-v족 재료 나노와이어들 각각의 채널 영역 상에 배치되고 이 채널 영역을 완전히 둘러싸는 게이트 스택 -상기 게이트 스택은, 상기 채널 영역들 각각 상에 배치되는 그레이딩된 고유전율 게이트 유전체층; 및 상기 그레이딩된 고유전율 게이트 유전체층 상에 배치되는 게이트 전극을 포함함-; 및 상기 게이트 스택의 양측 상에서, 상기 iii-v족 재료 나노와이어들 각각의 부분들을 둘러싸는 소스 및 드레인 영역들 을 포함하는, 반도체 디바이스 [청구항 16] 제15항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역들 각각의 근방에서는 낮은 유전 상수를 가지고 상기 게이트 전극 근방에서는 높은 유전 상수갖는,반도체 디바이스. [청구항 17] 제16항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 상기 채널 영역들 근방에서는 큰 알루미늄 농도를 가지고 상기 게이트 전극 근방에서는 작은 알루미늄의 농도를 갖는 malox를 포함하고, m은 ta, zr, hf, gd, la 및 ti로 구성된 그룹선택되는,반도체 디바이스. [청구항 19] 제16항에 있어서,상기 그레이딩된 고유전율 게이트 유전체층은 대략 2 - 3.5 나노미터 범위의 두께갖는,반도체 구조체. [청구항 20] 제16항에 있어서,상기 채널 영역은 ingaas를 포함하고, 상기 그레이딩된 고유전율 게이트 유전체층은 taalox를 포함하고, 상기 게이트 전극금속 게이트 전극인,반도체 디바이스. [청구항 21] 제15항에 있어서,상기 소스 및 드레인 영역들과 상기iii-v족 재료 나노와이어들의 각각 사이에 배치되는 상부 배리어층더 포함하는,반도체 구조체. [청구항 22] 제15항에 있어서,상기 기판과 최하부iii-v족 재료 나노와이어 사이에 배치되는 하부 배리어층을 더 포함하고, 상기 게이트 스택의 하부 부분은 상기 하부 배리어층 상배치되는,반도체 구조체.