스페이서 브레이크다운을 이용한 안티퓨즈 요소 document_id 1020167020039

[청구항 1] 메모리 디바이스 비트셀로서, 표면을 갖는 반도체 기판 상기 반도체 기판의 표면 상에 또는 내에 있는 확산 영역 제1 수직 유전체 스페이서 및 제2 수직 유전체 스페이서 - 상기 스페이서들 중 적어도 하나는 상기 확산 영역 위에 있으며 상기 확산 영역과 접촉함 - 상기 제1 수직 유전체 스페이서와 상기 제2 수직 유전체 스페이서 사이에서 상기 제1 수직 유전체 스페이서 및 상기 제2 수직 유전체 스페이서와 접촉하여 퇴적된 금속 - 상기 금속은 또한 상기 확산 영역과 적어도 부분적으로 접촉함 - 상기 확산 영역과 접촉하지 않지만, 상기 제1 수직 유전체 스페이서 및 상기 금속과 함께 안티퓨즈 요소를 형성하는 제1 트렌치 기반 도전성 콘택; 및 상기 확산 영역과 접촉하며, 상기 확산 영역 및 상기 금속과 함께 셀렉터 요소를 형성하는 제2 트렌치 기반 도전성 콘택 을 포함하는 메모리 디바이스 비트셀 [청구항 2] 제1항에 있어서,상기 기판 위에 있으며, 상기 제1 수직 유전체 스페이서, 상기 제2 수직 유전체 스페이서, 상기 금속, 상기 제1 트렌치 기반 도전성 콘택 및 상기 제2 트렌치 기반 도전성 콘택이 내부에 존재하는 절연체 재료 층더 포함하는메모리 디바이스 비트셀. [청구항 3] 제1항에 있어서,상기 반도체 기판은 핀(fin)을 포함하고, 상기 표면은 상기 핀의 상부포함하는메모리 디바이스 비트셀. [청구항 4] 제1항에 있어서,상기 확산 영역은 기울어져 있거나, 그렇지 않으면 불균일한 높이갖는메모리 디바이스 비트셀. [청구항 5] 제1항에 있어서,상기 확산 영역은 n-웰포함하는메모리 디바이스 비트셀. [청구항 6] 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제1 수직 유전체 스페이서 및 상기 제2 수직 유전체 스페이서 양쪽 모두는 상기 확산 영역 위에 있으며 상기 확산 영역접촉하는메모리 디바이스 비트셀. [청구항 8] 제1항 내지 제5항 중 어느 한 항에 있어서,상기 제1 수직 유전체 스페이서 및 상기 제2 수직 유전체 스페이서 중 하나의 스페이서만이 상기 확산 영역 위에 있으며 상기 확산 영역과 접촉하고, 다른 스페이서는 상기 기판의 다른 영역 위에 있으며 상기 다른 영역접촉하는메모리 디바이스 비트셀. [청구항 9] 제8항에 있어서,상기 반도체 기판은 핀을 포함하고, 상기 표면은 상기 핀의 상부를 포함하고, 상기 기판의 다른 영역은상기핀인접한영역인메모리 디바이스 비트셀. [청구항 11] 제1항에 있어서,상기 금속은 상기 확산 상에 부분적으로 랜딩하는메모리 디바이스 비트셀. [청구항 12] 제11항에 있어서,상기 금속의 랜딩되지 않은 부분과 접촉하는 수직 유전체 스페이서는 랜딩된 부분접촉하는수직 유전체 스페이서보다 긴 메모리 디바이스 비트셀. [청구항 14] 제1항에 있어서,상기 금속은 상기 확산 상완전히 랜딩하는메모리 디바이스 비트셀. [청구항 15] 제14항에 있어서,상기 확산기울어져불균일한높이를 갖기 때문에, 상기 수직 유전체 스페이서들 중 하나는 다른 하나보다 긴 메모리 디바이스 비트셀. [청구항 16] 제14항에 있어서,상기 제1 트렌치 기반 도전성 콘택은 상기 제2 트렌치 기반 도전성 콘택과 상이한 길이갖는메모리 디바이스 비트셀. [청구항 19] 메모리 디바이스로서, 반도체 기판 상에 형성된 비트셀들의 어레이 - 각각의 비트셀은, 상기 기판의 표면; 상기 반도체 기판의 표면 상에 또는 내에 있는 확산 영역 제1 수직 유전체 스페이서 및 제2 수직 유전체 스페이서 - 상기 스페이서들 중 적어도 하나는 상기 확산 영역 위에 있으며 상기 확산 영역과 접촉함 - 상기 제1 수직 유전체 스페이서와 상기 제2 수직 유전체 스페이서 사이에서 상기 제1 수직 유전체 스페이서 및 상기 제2 수직 유전체 스페이서와 접촉하여 퇴적된 금속 - 상기 금속은 또한 상기 확산 영역과 적어도 부분적으로 접촉함 - 상기 확산 영역과 접촉하지 않지만, 상기 제1 수직 유전체 스페이서 및 상기 금속과 함께 안티퓨즈 요소를 형성하는 제1 트렌치 기반 도전성 콘택 상기 확산 영역과 접촉하며, 상기 확산 영역 및 상기 금속과 함께 셀렉터 요소를 형성하는 제2 트렌치 기반 도전성 콘택; 및 상기 기판 위에 있으며, 상기 제1 수직 유전체 스페이서, 상기 제2 수직 유전체 스페이서, 상기 금속, 상기 제1 트렌치 기반 도전성 콘택 및 상기 제2 트렌치 기반 도전성 콘택이 내부에 존재하는 절연체 재료 층 을 포함하고, 상기 반도체 기판은 핀을 포함하고, 상기 표면은 상기 핀의 상부 부분을 포함함 - 상기 어레이의 열을 선택하기 위한 열 선택 회로; 및 상기 어레이의 행을 선택하기 위한 행 선택 회로 를 포함하는 메모리 디바이스 [청구항 20] 제19항에 있어서,상기 비트셀들 중 적어도 일부 비트셀의 상기 금속은 그 비트셀의 대응하는 확산 상에 부분적으로 랜딩하고, 상기 적어도 일부 비트셀에 대해, 상기 금속의 랜딩되지 않은 부분과 접촉하는 수직 유전체 스페이서는 랜딩된 부분접촉하는수직 유전체 스페이서보다 긴 메모리 디바이스. [청구항 21] 제19항에 있어서,상기 비트셀들 중 적어도 일부 비트셀의 상기 금속은 그 비트셀의 대응하는 확산 상에 완전히 랜딩하고, 상기 적어도 일부 비트셀에 대해, 상기 확산이 기울어져 있거나, 그렇지 않으면 불균일한 높이를 갖기 때문에, 상기 수직 유전체 스페이서들 중 하나는 다른 하나보다 길고/길거나, 상기 제1 트렌치 기반 도전성 콘택은 상기 제2 트렌치 기반 도전성 콘택과 상이한 길이갖는메모리 디바이스.