영역 어레이 유닛 컨넥터를 갖는 적층 가능한 몰딩된 마이크로전자 패키지 document_id 1020177012160

[청구항 1] 마이크로전자 패키지에 있어서, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제1 표면에 노출된 복수의 제1 기판 컨택, 및 상기 제1 기판 컨택과 전기적으로 상호접속되고 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 제1 기판 상기 제1 기판으로부터 원격으로 위치된 제2 기판으로서, 상기 제1 기판의 제1 표면을 향하여 대면하는 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제2 기판의 제2 표면에 노출된 복수의 제2 기판 컨택을 갖는 제2 기판 상기 제1 기판의 제1 표면과 상기 제2 기판의 제1 표면 사이에 위치되며, 제1 면(face), 상기 제1 면으로부터 원격으로 위치된 제2 면, 및 상기 제1 면에서 노출되어 있는 요소 컨택(element contact)을 가지는 마이크로전자 요소(microelectronic element)로서, 상기 제1 면 또는 상기 제2 면 중의 하나가 상기 제1 기판의 제1 표면을 향하여 대면하고, 상기 제1 면 또는 상기 제2 면 중의 또 다른 하나가 상기 제2 기판의 제2 표면을 향하여 대면하는, 마이크로전자 요소 상기 제1 및 제2 기판의 각각에 전기 도전성 요소를 결합하는 전기 도전성 구조물 상기 제1 기판의 제1 표면, 상기 전기 도전성 구조물, 및 상기 제2 기판의 제2 표면의 적어도 일부분 위에 위치하며, 주표면 및 상기 주표면으로부터 아래쪽으로 연장하는 개구부를 규정하는 연속적인 인캡슐런트(encapsulant); 및 상기 인캡슐런트의 주표면에 노출되고 상기 제2 기판의 제2 표면 위에 위치하며, 상기 인캡슐런트에 있는 개구부 내에 적어도 부분적으로 상기 제2 기판 컨택의 높이보다 높게 돌출하며, 적어도 전기 도전성 구조물을 통해 상기 마이크로전자 요소의 요소 컨택과 전기적으로 상호접속되며, 상기 제2 기판의 제2 표면으로부터 위쪽으로 돌출되는 절두 원추형(frusto-conical) 형상인 구리나 금의 단단한 금속 포스트를 포함하는 복수의 패키지 컨택으로서, 상기 패키지 컨택의 적어도 상면이 상기 인캡슐런트의 주표면에서 적어도 부분적으로 노출되어 있는, 복수의 패키지 컨택 을 포함하는 것을 특징으로 하는 마이크로전자 패키지 [청구항 2] 제1항에 있어서,상기 마이크로전자 요소의 적어도 일부분이 상기 제2 기판의 제1 표면에 평행한 방향으로제2기판의주변가장자리지나연장되는,마이크로전자 패키지. [청구항 3] 제1항에 있어서,상기인캡슐런트의 상기 주표면은 상기 마이크로전자 요소의 주변 가장자리를 지나 적어도상기제1기판의주변가장자리향해연장하는,마이크로전자 패키지. [청구항 4] 제3항에 있어서,적어도 몇몇의 포스트의 상면이 상기 인캡슐런트의 상기 주표면에 있는 개구부의 오직 부분적인 높이를 연장하고, 상기 인캡슐런트가 상기 적어도 몇몇의 포스트의 가장자리 표면의 적어도 일부분과접촉하는,마이크로전자 패키지. [청구항 5] 제4항에 있어서,적어도 몇몇의 도전성 포스트의 상기 가장자리 표면은 상기 인캡슐런트의 각각의 개구부 내에서 적어도 부분적노출되어 있는,마이크로전자 패키지. [청구항 6] 제4항에 있어서,적어도 몇몇의 포스트의 가장자리 표면이 상기 인캡슐런트에 의해전부덮혀지는,마이크로전자 패키지. [청구항 7] 제3항에 있어서,상기 도전성 포스트의 상면이 상기 인캡슐런트의 주표면과 공통평면으로 되는,마이크로전자 패키지. [청구항 8] 제7항에 있어서,적어도 몇몇의 포스트의 가장자리 표면이 상기 인캡슐런트에 의해전부덮혀지는,마이크로전자 패키지. [청구항 9] 제1항에 있어서,상기 전기 도전성 구조물이 상기 제1 기판의 제1 표면 위에 돌출되고 상기 제1 기판 컨택 및 상기 제2 기판 컨택 사이에 연장되는 복수의 와이어 본드를 포함하고, 적어도 몇몇의 와이어 본드는 서로 전기 절연되고, 상이한 전기 전위를 동시운반하도록 되는,마이크로전자 패키지. [청구항 10] 제9항에 있어서,상기 와이어 본드는, 제1 와이어 본드, 및 기준 전위에 적어도 하나의 제2 와이어 본드를 전기 접속하기 위해 기판 컨택에 접속되는 적어도 하나의 제2 와이어 본드를 포함하여, 상기 적어도 하나의 제2 와이어 본드가 상기 제1 와이어 본드 중 적어도 하나의 제1 와이어 본드와의 제어된 임피던스 전송 라인형성하는,마이크로전자 패키지. [청구항 11] 제9항에 있어서,상기 마이크로전자 요소와 직접 전기적으로 접속되는 제2 와이어 본드, 및 상기 제2 기판의 제2 표면에 있는 컨택을 더 포함하고, 상기 인캡슐런트의 주표면은상기제2와이어본드위에놓여있는,마이크로전자 패키지. [청구항 12] 제1항에 있어서,상기 마이크로전자 요소는 제1 마이크로전자 요소이며, 상기 마이크로전자 패키지는, 상기 제1 마이크로전자 요소와 상기 제2 기판 사이에 배치된 제2 마이크로전자 요소를 더 포함하며, 상기 제2 마이크로전자 요소는 상기 제1 기판 및 상기 제2 기판 중의 하나 이상과 전기적으로 상호접속되는,마이크로전자 패키지. [청구항 13] 제1항에 있어서,상기 제2 기판의 제1 표면이 상기 마이크로전자 요소부착되는,마이크로전자 패키지. [청구항 14] 제1항에 있어서,금속 포스트는 상기 인캡슐런트의 주표면노출되는,마이크로전자 패키지. [청구항 15] 제1항에 있어서,상기 패키지 컨택은 상이한전기전위를동시운반하도록구성되는,마이크로전자 패키지. [청구항 16] 마이크로전자 패키지로서, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 상기 제1 표면에 노출된 복수의 제1 기판 컨택, 및 상기 제1 기판 컨택과 전기적으로 상호접속되고 상기 제2 표면에서 노출되어 있는 복수의 단자를 갖는 제1 기판 상기 제1 기판으로부터 원격으로 위치된 제2 기판으로서, 제1 표면, 상기 제1 표면으로부터 원격으로 위치된 제2 표면, 및 상기 제2 기판의 제2 표면에 노출된 복수의 제2 기판 컨택을 갖는 제2 기판 상기 제1 기판의 제1 표면과 상기 제2 기판의 제1 표면 사이에 위치되며, 제1 면, 상기 제1 면으로부터 원격으로 위치된 제2 면, 및 상기 제1 면에서 노출되어 있는 요소 컨택을 가지는 마이크로전자 요소로서, 상기 제1 면 또는 상기 제2 면 중의 하나가 상기 제1 기판의 제1 표면과 병치되는, 마이크로전자 요소 상기 제1 기판 및 상기 제2 기판의 각각에 전기 도전성 요소를 결합하는 전기 도전성 구조물 상기 제1 기판의 제1 표면, 상기 전기 도전성 구조물, 및 상기 제2 기판의 제2 표면의 적어도 일부분 위에 위치하며, 주표면 및 상기 주표면으로부터 아래쪽으로 연장되는 개구부를 규정하는 연속적인 인캡슐런트; 및 상기 인캡슐런트의 주표면에 노출되고 상기 제2 기판의 제2 표면 위에 위치하며, 상기 인캡슐런트에 있는 개구부 내에 적어도 부분적으로 있고, 상기 전기 도전성 구조물을 통해 상기 마이크로전자 요소의 요소 컨택과 전기적으로 상호접속되는 복수의 패키지 컨택으로서, 상기 개구부는 상기 인캡슐런트의 주표면으로부터 상기 기판의 제2 표면에 노출된 패드로 더 작아지도록 상기 주표면으로부터 연속적으로 테이퍼되고, 상기 패키지 컨택은 도전성 접합 재료의 메스 또는 포스트 중 적어도 하나를 포함하는, 복수의 패키지 컨택 을 포함하는 것을 특징으로 하는 마이크로전자 패키지 [청구항 17] 제16항에 있어서,적어도 몇몇의 패키지 컨택의 상면의 적어도 일부분이 상기 개구부 내에서 노출되어 있고, 상기 인캡슐런트가 상기 적어도 몇몇의 패키지 컨택의 가장자리 표면의 적어도 일부분과접촉하는,마이크로전자 패키지. [청구항 18] 제16항에 있어서,상기 패키지 컨택의 상면이 상기 인캡슐런트의 주표면과 공통평면으로 되는,마이크로전자 패키지. [청구항 19] 제18항에 있어서,상기 패키지 컨택의 가장자리 표면이 상기 인캡슐런트에 의해전부덮혀지는,마이크로전자 패키지. [청구항 20] 제16항에 있어서,상기 전기 도전성 구조물이 상기 제1 기판의 제1 표면 위에 돌출되고 상기 제1 기판 컨택 및 상기 제2 기판 컨택 사이에 연장되는 복수의 와이어 본드를 포함하고, 적어도 몇몇의 와이어 본드는 서로 전기 절연되고, 상이한 전기 전위를 동시운반하도록 되는,마이크로전자 패키지.