고온 안정 기판 계면 재료를 갖는 헤테로 에피택셜 구조체들 document_id 1020187002085

[청구항 1] 결정질 헤테로 구조체(crystalline heterostructure)로서, 제1 결정화도(crystallinity)를 갖는 기판 상기 기판 위에 배치된 트렌치 재료 상기 트렌치 재료의 하나 이상의 트렌치 내에 배치된 제2 결정화도를 갖는 융기형(elevated) 구조체; 및 상기 융기형 구조체와 상기 기판 사이에서 상기 트렌치의 저부에 배치된 계면 재료 를 포함하고, 상기 계면 재료는, 상기 트렌치 재료와 상기 기판 사이에 배치된 중간층; 또는 상기 융기형 구조체와 상기 트렌치 재료 사이에 배치된 중간층 중 적어도 하나의 중간층을 포함하는 결정질 헤테로 구조체 [청구항 2] 제1항에 있어서,상기 트렌치 재료는 하나 이상의 비정질 재료를 포함하고,상기 기판의 표면은 10°미만으로 미스커팅된 (111) 실리콘 또는 (100) 실리콘을 포함하고,상기 융기형 구조체는 상기 기판의 (111) 또는 (100) 평면에 대한 평행면으로부터 10°이하인 c-평면을 갖는 iii-n 재료를 포함하고,상기 트렌치는 150㎚ 미만의 최소 측면 치수(lateral dimension)를 갖고, 상기 트렌치의 깊이인결정질 헤테로 구조체. [청구항 3] 제2항에 있어서,상기 트렌치는 10㎚ 내지 50㎚의 최소 측면 치수갖는결정질 헤테로 구조체. [청구항 4] 제2항에 있어서,상기 계면 재료는 상기 트렌치 재료와 상기 기판 사이에 배치된 하나 이상의 재료층을 포함하고,상기 트렌치는 상기 트렌치 재료와 상기 기판 사이에 배치된 상기 하나 이상의 재료층들 중 적어도 하나의 재료층 상에 랜딩되는결정질 헤테로 구조체. [청구항 5] 제4항에 있어서,상기 계면 재료는 육방정계(hexagonal) 또는 입방정계(cubic) 결정질 미세 구조를 갖는 적어도 하나의 층을 포함하고, 상기 기판의 계면으로부터 상기 트렌치 재료의 계면까지의 전체 두께는 10㎚ 내지인결정질 헤테로 구조체. [청구항 6] 제5항에 있어서,상기 계면 재료는 aln, gan 및 algan 중 적어도 하나의 층포함하는결정질 헤테로 구조체. [청구항 7] 제6항에 있어서,상기 계면 재료는 복수의 조성이 상이한 재료층들 또는 하나 이상의 조성 경사층들포함하는결정질 헤테로 구조체. [청구항 8] 제5항에 있어서,상기 계면 재료는 gaas 상의 alas, alas, gap, mgo 중 적어도 하나의 층포함하는결정질 헤테로 구조체. [청구항 9] 제2항에 있어서,상기iii-n 재료는 적어도 하나의 gan 재료층을 포함하고,상기 계면 재료는 상기 트렌치 재료와 상기 gan 재료층 사이에 배치된 하나 이상의 재료를 포함하고,상기 하나 이상의 재료층들 중 적어도 하나의 재료층은 상기 트렌치의 라이너포함하는결정질 헤테로 구조체. [청구항 10] 제9항에 있어서,상기 트렌치 내에 배치된 상기 계면 재료의 적어도 일부분은 육방정계 미세 구조를 갖고,상기 트렌치 재료 위에 배치된 상기 계면 재료의 적어도 일부분은 비정질 미세 구조갖는결정질 헤테로 구조체. [청구항 11] 제10항에 있어서,상기 계면 재료는 aln, hfn, tialn, sic, scn 또는 zno 중 적어도 하나의 층을 포함하고, 상기 기판의 계면으로부터 상기 gan 재료층의 계면까지의 전체 두께미만인결정질 헤테로 구조체. [청구항 12] 제2항에 있어서,상기 계면 재료는 제2 트렌치 내에 한정되고, 상기 제2 트렌치는 상기 기판 내에 적어도 1㎛2의 리세스를 포함하고,상기 계면 재료 및 상기 하나 이상의 트렌치들의 저부는 기판 반도체의 상부면 아래에 리세싱되고,상기 융기형 구조체는 50-80도 각도로 상기 c-평면과 교차하는 반극성(semi-polar) 평면들인 한 쌍의 경사진 측벽 패싯(facet)들을 갖고,상기 융기형 구조체는 상기 트렌치 재료의 상부면 위에서 상기 트렌치의 측면 폭의 적어도 √3/2배인 z-높이갖는결정질 헤테로 구조체. [청구항 13] 반도체 디바이스로서, 실리콘 결정질 기판; 상기 기판 위에 배치된 트렌치 재료 상기 트렌치 재료 내의 하나 이상의 제1 트렌치 내에 배치된 융기형 비-실리콘 결정질 구조체 상기 융기형 구조체와 상기 기판 사이에서 상기 트렌치의 저부에 배치된 계면 재료 - 상기 계면 재료는, 상기 트렌치 재료와 상기 기판 사이에 배치된 재료층 또는 상기 융기형 구조체와 상기 트렌치 재료 사이에 배치된 재료층 중 적어도 하나의 재료층을 포함함 - 상기 융기형 구조체의 표면 위에 배치된 하나 이상의 결정질 디바이스 층; 및 상기 하나 이상의 디바이스 층에 연결된 하나 이상의 디바이스 단자 를 포함하는 반도체 디바이스 [청구항 14] 제13항에 있어서,상기 융기형 구조체는 상기 트렌치 재료 위에 배치된 iii-n 결정질 재료를 포함하고,상기 디바이스 층은 상기 iii-n 결정질 재료와 상이한 조성을 갖는 iii-n 편극층(polarization layer)을 포함하고 - 상기 iii-n 결정질 재료는 상기 iii-n 편극층과 상기 트렌치 재료 사이에 배치됨 -,상기 iii-n 편극층과 상기 융기형 구조체의 채널 영역 위에는 상기 하나 이상의 디바이스 단자들 중 제1 디바이스 단자를 포함하는 게이트 스택이 배치되고,상기 게이트 스택의 대향하는 측면들 상에는 소스 단자 및 드레인 단자배치되는반도체 디바이스. [청구항 15] 제14항에 있어서,상기 게이트 스택과 상기 트렌치 재료 사이에 배치된 상기 iii-n 편극층 및 상기 iii-n 결정질 재료는 상기 트렌치 재료로부터 연장되는 핀을 포함하고,상기 핀의 상기 iii-n 결정질 재료는 하나 이상의 비정질 유전체 재료에 의해 상기 하나 이상의 트렌치 내에 배치된 결정질 또는 다결정질 재료분리되는반도체 디바이스. [청구항 16] 제15항에 있어서,상기 기판의 표면은 10°미만으로 오프커팅된 (100) 실리콘을 포함하고,상기 융기형 구조체는 상기 기판의 (111) 또는 (100) 평면에 대한 평행면으로부터 10°이하인 c-평면을 갖는 iii-n 재료 섬(material island)을 포함하고,상기 하나 이상의 제1 트렌치는 상기 기판의 표면의 003c#113003e# 방향으로 연장되는 2개 이상의 평행한 제1 트렌치들을 포함하고,상기 계면층은 제2 트렌치 내에 한정되고, 상기 제2 트렌치는 상기 기판에 리세스를 포함하고,상기 계면층, 및 상기 2개 이상의 평행한 제1 트렌치들의 저부들은 상기 기판의 상부면 아래에 리세싱되고,상기 핀의 상기 iii-n 결정질 재료는 2개 이상의 평행한 제1 트렌치들 중 인접한 쌍의 제1 트렌치들 사이배치되는반도체 디바이스. [청구항 17] 제13항에 있어서,상기 융기형 구조체에 인접한 상기 기판의 표면의 영역 위에 배치되는 실리콘-채널형 mosfet를 추가포함하는반도체 디바이스.