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| 문서유형 | doc_id | 제목 | 출처 | 분야 | 문장 | 주어 | 목적어 | 관계 | |
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| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 상기 지연 보상 수단(40)에는 상기 지연 수단(20)에서 출력된 상기 지연 클럭(clk_dly)이 상기 반도체 메모리 장치 외부로 출력되는 경로에 존재하는 지연 요소들의 지연값이 기 계산되어 있다. | 지연 클럭 | 반도체 메모리 장치 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이후 상기 위상 비교 수단(50)은 상기 내부 클럭(clk_int)에 대한 상기 피드백 클럭(clk_fb)의 위상 차이를 감지하여 그 결과를 상기 지연 제어 수단(60)에 전달한다. | 내부 클럭 | 피드백 클럭 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이에 따라 상기 지연 제어 수단(60)은 상기 위상 비교 수단(50)에서 전달한 결과로부터 상기 푸쉬 지연 신호(psd) 또는 상기 풀 지연 신호(pld)를 생성한다. | 푸쉬 지연 신호 | 풀 지연 신호 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이후 상기 쉬프트 레지스터(70)는 상기 푸쉬 지연 신호(psd) 또는 상기 풀 지연 신호(pld)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성한다. | 푸쉬 지연 신호 | 쉬프트 레지스터 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이후 상기 쉬프트 레지스터(70)는 상기 푸쉬 지연 신호(psd) 또는 상기 풀 지연 신호(pld)의 입력에 대응하여 상기 지연 제어 신호(dcl)를 생성한다. | 풀 지연 신호 | 쉬프트 레지스터 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 상기 지연 수단(20)은 상기 내부 클럭(clk_int)과 한 개의 지연 제어 신호(dcl003c#i003e#)를 각각 입력 받는 n개의 낸드게이트(ND003c#1:n003e#) 및 상기 n개의 낸드게이트(ND003c#1:n003e#)에서 출력되는 n개의 단위 제어 신호(ucl003c#1:n003e#) 중 하나의 단위 제어 신호(ucl003c#i003e#)를 각각 입력 받아 앞 단의 단위 지연기(210)로부터 전달되는 지연 신호(udl003c#i003e#)를 소정 시간 지연시키는 n개의 상기 단위 지연기(210)로 구성된다. | 낸드게이트 | 단위 지연기 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 상기 지연 수단(20)은 상기 내부 클럭(clk_int)과 한 개의 지연 제어 신호(dcl003c#i003e#)를 각각 입력 받는 n개의 낸드게이트(ND003c#1:n003e#) 및 상기 n개의 낸드게이트(ND003c#1:n003e#)에서 출력되는 n개의 단위 제어 신호(ucl003c#1:n003e#) 중 하나의 단위 제어 신호(ucl003c#i003e#)를 각각 입력 받아 앞 단의 단위 지연기(210)로부터 전달되는 지연 신호(udl003c#i003e#)를 소정 시간 지연시키는 n개의 상기 단위 지연기(210)로 구성된다. | 내부 클럭 | 단위 지연기 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이 때 상기 n개의 지연 제어 신호(dcl003c#1:n003e#)는 상기 쉬프트 레지스터(70)에 입력된 상기 푸쉬 지연 신호(psd) 또는 풀 지연 신호(pld)에 의해 생성되는, 상기 지연 수단(20)의 지연량을 결정하기 위한 신호이다. | 푸쉬 지연 신호 | 쉬프트 레지스터 | isUsedFor | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이 때 상기 n개의 지연 제어 신호(dcl003c#1:n003e#)는 상기 쉬프트 레지스터(70)에 입력된 상기 푸쉬 지연 신호(psd) 또는 풀 지연 신호(pld)에 의해 생성되는, 상기 지연 수단(20)의 지연량을 결정하기 위한 신호이다. | 풀 지연 신호 | 쉬프트 레지스터 | isUsedFor | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 그러나 상기 지연 제어 신호(dcl003c#i003e#)가 인에이블 된 낸드게이트(ND003c#i003e#)에서는 상기 내부 클럭(clk_int)이 반전된 형태의 단위 제어 신호(ucl003c#i003e#)가 출력되어 해당 단위 지연기(210)에 전달된다. | 낸드게이트 | 단위 지연기 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 상기 단위 제어 신호(ucl003c#i003e#)는 디스에이블시 하이 레벨의 전위를 갖는 신호이다. | 단위 제어 신호 | 디스에이블시 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이는 상기 단위 제어 신호(ucl003c#i003e#)가 디스에이블 되었기 때문이다. | 단위 제어 신호 | 디스에이블 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 그러나 상기 단위 제어 신호(ucl003c#i003e#)는 인에이블시 상기 내부 클럭(clk_int)이 반전된 형태가 된다. | 내부 클럭 | 단위 제어 신호 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 즉 상기 단위 제어 신호(ucl003c#i003e#)가 디스에이블 되면 상기 내부 클럭(clk_int)의 지연 동작은 수행되지 않는다. | 단위 제어 신호 | 내부 클럭 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이후 상기 제 1 구동부(212)는 상기 지연 신호(udl003c#i003e#)의 전위가 하이 레벨일 때 상기 단위 제어 신호(ucl003c#i003e#)의 전위가 하이 레벨인 경우 상기 구동 전압(Vdrv) 레벨의 신호를 출력하고, 그 외의 경우 상기 Vdll 레벨의 신호를 출력한다. | Vdll | 지연 신호 | isCausedBy | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 이러한 과정을 통해 지연된 클럭 신호는 이후 활성화된 상기 단위 지연기(210)를 거쳐 상기 지연 제어 신호(dcl003c#1:n003e#)가 지시하는 만큼의 지연량을 상기 내부 클럭(clk_int)에 부여하는 것이다. | 지연 제어 신호 | 내부 클럭 | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 반도체 메모리 장치는 점점 더 고주파의 클럭을 사용하여 데이터 입출력 동작의 속도를 높이는 추세에 있다. | 클럭 | 반도체 메모리 장치 | isUsedFor | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 따라서 DLL 회로의 지연 수단을 동작시키기 위한 Vdll은 DLL 회로 내에 존재하는 저항 요소들에 의한 동작 속도 저하를 방지하기 위해 보다 높은 레벨로 사용된다. | Vdll | DLL | isUsedFor | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 만일 상기 Vdll의 레벨이 높아진 상태로 클럭이 고정되면, 이후 상기 Vdll의 레벨이 하강한 경우 부여 받는 지연 시간이 너무 많아진다는 문제점이 생긴다. | 클럭 | Vdll | isMemberOf | 가공데이터 |
| 특허 | A220623014971 | 반도체 메모리 장치의 ＤＬＬ회로 및 클럭 지연 고정 방법 | 특허청 | 전기전자 | 본 발명은 반도체 메모리 장치의 DLL(Delay Locked Loop) 회로 및 클럭 지연 고정 방법에 관한 것으로, 보다 상세하게는 동작 전압의 변화에 따라 지연량을 제어하는 반도체 메모리 장치의 DLL 회로 및 클럭 지연 고정 방법에 관한 것이다. | 클럭 | 반도체 메모리 장치 | isMemberOf | 가공데이터 |