원시데이터
특허 지식베이스 원시데이터
청구항 목록 (server1). 청구항 텍스트의 태그를 그대로 표시합니다. "가공데이터"를 누르면 해당 출원의 CoT 가공 결과가 팝업으로 열립니다.
| 출원번호 | 청구항 | 순번 | 청구항 텍스트 (XML) | 청구항 속성 | |
|---|---|---|---|---|---|
| 1019980038455 | 3 | 11 | <ANY>(g4) 상기 데이터와 상기 제 12 지연선으로부터 출력되는 상기 제 1 생성 기준 클럭이 입력되고, 제 1 클럭을 출력하는 제 1 nand 게이트</ANY><RELATION_1>를 포함하고</RELATION_1>, 그리고 | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 3 | 12 | <COMPONENT>(h) 상기 제 2 동기 지연 회로</COMPONENT>는: | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 3 | 13 | <ANY>(h1) 상기 기준 클럭이 입력되고, 적어도 하나의 제 8 단위 지연 회로</ANY><RELATION_3>를 포함하는</RELATION_3> <COMPONENT>제 21 지연선</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 3 | 14 | <ANY>(h2) 상기 기준 클럭, 및 상기 제 12 지연선에 포함된 상기 각각의 제 8 단위 지연 회로로부터 출력된 상기 기준 클럭이 입력되고, 상기 인버터에 의해 반전된 반전 데이터에 기초하여 도통 상태가 되어 제 2 생성 기준 클럭을 제공하는 적어도 하나의 제 9 단위 선택 회로</ANY><RELATION_3>를 포함하는</RELATION_3> <COMPONENT>제 2 선택 회로열</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 3 | 15 | <ANY>(h3) 상기 제 2 선택 회로열에 포함된 각각의 제 9 단위 선택 회로로부터 출력된 상기 기준 클럭이 입력되고, 적어도 하나의 제 10 단위 지연 회로</ANY><RELATION_3>를 포함하는</RELATION_3> <COMPONENT>제 22 지연선</COMPONENT>; 및 | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 3 | 16 | <ANY>(h4) 상기 인버터에 의해 반전된 반전 데이터와 상기 제 22 지연선으로부터 출력되는 상기 제 2 생성 기준 클럭이 입력되는</ANY> <COMPONENT>제 2 nand 게이트</COMPONENT><RELATION_3>를 포함하는</RELATION_3> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>클럭 복구 회로</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 1 | <ANY>(a) 데이터 신호가 입력되고, 제 1 클럭 (a)</ANY> <RELATION_10>을 출력하는</RELATION_10> <COMPONENT>제 1 동기 지연 회로</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 2 | <ANY>(b) 상기 데이터 신호를 반전한 후에 반전 데이터</ANY><RELATION_10>를 출력하는</RELATION_10> <COMPONENT>인버터</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 3 | <ANY>(c) 상기 인버터로부터 출력되는 상기 반전 데이터 신호가 입력되고, 제 2 클럭 (b)</ANY> <RELATION_10>을 출력하는</RELATION_10> <COMPONENT>제 2 동기 지연 회로</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 4 | <ANY>(d) 상기 데이터 신호가 입력되고, 입력된 데이터 신호</ANY><RELATION_3275>를 지연시켜 출력하는</RELATION_3275> <COMPONENT>지연 회로</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 5 | <ANY>(e) 상기 제 1 동기 지연 회로로부터 출력된 상기 제 1 클럭 (a) 과 상기 제 2 동기 지연 회로로부터 출력된 상기 제 2 클럭 (b) 이 입력되고, 이 입력 클럭들을 합성하여 그 결과</ANY><RELATION_428034>를 추출 클럭으로서 출력하는</RELATION_428034> <COMPONENT>펄스 합성 회로</COMPONENT>; 및 | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 6 | <ANY>(f) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭을 데이터 단자에 입력함으로써, 상기 지연 회로에서 지연된 상기 데이터 신호를 래치하고, 래치된 데이터 신호를 재생 데이터 신호로 출력하는</ANY> <COMPONENT>데이터형 플립 플롭</COMPONENT><RELATION_1>을 포함하며</RELATION_1>, | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 9 | 7 | <ANY>(g) 상기 제 1 및 제 2 동기 지연 회로는 상기 데이터 신호의 제 1 상태와 제 2 상태에 대응하는 시간 주기 동안의 데이터 신호에 각각 동기된 제 1 및 제 2 출력을, 동기되는 데 필요한 시간 주기를 최소화시키기 위해, 상기 데이터 신호 상태의 최소 주기보다 짧은</ANY> <COMPONENT>펄스 주기</COMPONENT><RELATION_428024>를 갖는 펄스 신호로 출력하는</RELATION_428024> 상보적인 동기 다단계 지연 회로인 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>클럭 복구 회로</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 1 | <ANY>(a) 기준 클럭</ANY><RELATION_219>이 입력되는</RELATION_219> <COMPONENT>동기 지연 회로</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 2 | <ANY>(b) 데이터가 입력되고, 제 1 클럭</ANY><RELATION_10>을 출력하는</RELATION_10> <COMPONENT>제 1 발진기</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 3 | <ANY>(c) 상기 데이터를 반전시킨 후에 반전 데이터</ANY><RELATION_10>를 출력하는</RELATION_10> <COMPONENT>인버터</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 4 | <ANY>(d) 상기 인버터로부터 출력된 상기 반전 데이터가 입력되고, 제 2 클럭</ANY><RELATION_10>을 출력하는</RELATION_10> <COMPONENT>제 2 발진기</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 5 | <ANY>(e) 상기 제 1 발진기로부터 출력된 상기 제 1 클럭과 상기 제 2 발진기로부터 출력된 상기 제 2 클럭을 합성하여 그 결과</ANY><RELATION_428034>를 추출 클럭으로서 출력하는</RELATION_428034> <COMPONENT>펄스 합성 회로</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 6 | <ANY>(f) 상기 데이터가 입력되고, 입력된 상기 데이터</ANY><RELATION_3275>를 지연시켜 출력하는</RELATION_3275> <COMPONENT>지연 회로</COMPONENT>; 및 | 독립항-공개공보 | 가공데이터 |
| 1019980038455 | 7 | 7 | <ANY>(g) 상기 펄스 합성 회로로부터 출력된 상기 추출 클럭이 입력되는 데이터 단자를 가지며, 상기 지연 회로에서 지연된 상기 데이터를 래치하여, 래치 데이터를 재생 데이터로서 출력하는</ANY> <COMPONENT>데이터형 플립 플롭</COMPONENT><RELATION_1>을 포함하며</RELATION_1>, | 독립항-공개공보 | 가공데이터 |