원시데이터
특허 지식베이스 원시데이터
청구항 목록 (server1). 청구항 텍스트의 태그를 그대로 표시합니다. "가공데이터"를 누르면 해당 출원의 CoT 가공 결과가 팝업으로 열립니다.
| 출원번호 | 청구항 | 순번 | 청구항 텍스트 (XML) | 청구항 속성 | |
|---|---|---|---|---|---|
| 1019870002445 | 8 | 2 | <ANY>나) 각각이 전술한 공동의 입구 주변 둘레로 간격을 두고 떨어져 위치한 한끝단을 갖는 다수의 제 1전도체로, 전술한 제 1전도체가 전자적 구성요소 연결 위치에 전기적</ANY><RELATION_12>으로 연결되는</RELATION_12> <COMPONENT>바의 전도체</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 8 | 3 | <ANY>다) 전술한 공동의 입구를 덮는 절연부재로, 전술한 부재가 전술한 공동의 내부를 면하는 제 1 면</ANY><RELATION_5>을 갖는</RELATION_5> <COMPONENT>바의 절연부재</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 8 | 4 | <ANY>라) 전술한 절연부재의 제 1 면</ANY><RELATION_399985>에 배치되어 각각이 전술한 제</RELATION_399985> <COMPONENT>1전도체에 맞대어지도록된 바의 다수의 제2전도체</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 8 | 5 | <ANY>마) 전술한 절연부재의 제 1 면상</ANY><RELATION_83>에 장착된</RELATION_83> <COMPONENT>전자적 구성요소</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 8 | 6 | <ANY>바) 전술한 전자적 구성요소를 전술한 제 2전도체에 전기적</ANY><RELATION_3163>으로 연결시키기 위한</RELATION_3163> <COMPONENT>연결수단</COMPONENT>; 그리고 | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 8 | 7 | <ANY>사) 전술한 절연부재의 제 1 면으로부터 돌출하며 전술한</ANY> <COMPONENT>제 2전도체</COMPONENT><RELATION_170>를 둘러싸는</RELATION_170> 열가소성재의 리지를 포함함<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>전자적 구성요소 마운팅 및 패키징 조립품</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 16 | 1 | <ANY>제12,13,14 또는 15항</ANY><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 16 | 2 | <ANY>전술한 비전도 부재가 전술한 제 1 면 맞은편에 제 2 면을 가지며,전술한 조립체가 전술한</ANY> <COMPONENT>제 2 면상</COMPONENT><RELATION_83>에 장착된</RELATION_83> 히이트싱크를 더욱더 포함함<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>집적회로 칩 마운팅 조립품</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 1 | <ANY>가) 한공동과 전술한 공동으로부터 떨어져 배치된 기질상의 다수의 전자적 구성요소 연결위치</ANY><RELATION_5>를 갖는</RELATION_5> <COMPONENT>절연기질</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 2 | <ANY>나) 각각이 전술한 공동의 입구 주변 둘레로 간격을 두고 떨어져 위치한 한 끝단을 갖는 다수의 제 1전 도체로 전술한 제 1전도체가 전자적 구성요소 연결위치에 전기적</ANY><RELATION_12>으로 연결되는</RELATION_12> <COMPONENT>바의 전도체</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 3 | <ANY>다) 전술한 공동의 입구를 덮는 절연부재로, 전술한 부재가 전술한 공동의 내부를 면하는 제 1 면</ANY><RELATION_5>을 갖는</RELATION_5> <COMPONENT>바의 절연부재</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 4 | <ANY>라) 전술한 절연부재의 제 1 면에 배치되어 각각이 제 1전도체</ANY><RELATION_43208>에 접속되도록 된</RELATION_43208> <COMPONENT>바의 다수의 제 2전도체</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 5 | <ANY>마) 전술한 절연부재의 제 1 면</ANY><RELATION_83>에 장착된</RELATION_83> <COMPONENT>전자적 구성요소,</COMPONENT> 그리고 | 독립항-공개공보 | 가공데이터 |
| 1019870002445 | 1 | 6 | <ANY>바) 전술한 전자적 구성요소를 전술한</ANY> <COMPONENT>제 2전도체에 전기적</COMPONENT><RELATION_3163>으로 연결시키기 위한</RELATION_3163> 연결수단을 포함함<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>전자적 구성요소 마운팅 및 패키징 조립품</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019870002755 | 1 | 1 | <ANY>첫 번째 표면에서 접촉을 갖는 집적회로칩 두 번째 표면이 아일랜드의 첫 번째 표면에 면하는 집적회로칩</ANY><RELATION_14923>이 장치된</RELATION_14923> <COMPONENT>아일랜드</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019870002755 | 1 | 2 | <ANY>아일랜드의 두</ANY> <COMPONENT>번째 표면위</COMPONENT><RELATION_SEP>에 형성된</RELATION_SEP> <PATENT_ITEM>접착력이 낮은 층외부도선 집적회로칩 위의 접촉과 외부 도선의 내단을 연결하기 위한 접합철사 집적회로 아일랜드 접착력이 낮은 층 접합철사와 외부도선의 안쪽 부분을 캡칩으로 보호하기 위하여 접착력이 낮은 층 부근까지 이르는 통풍구가 마련된 몰드 수지의 캐키지 몰드의 수지에 접착력이 낮거나 전혀 없는 접착력이 낮은 층으로 구성된 내열성 플라스틱 반도체 장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019870002781 | 6 | 1 | <ANY>지연시간이 지연제어신호에 의해 제어되도록 된</ANY> <PATENT_ITEM>지연회로</PATENT_ITEM><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE>, | 독립항-공개공보 | 가공데이터 |
| 1019870002781 | 6 | 2 | <ANY>제1클럭신호 에 의해 일부가 제어되는 복수개의 mosfet를 구비하여 입력신호(d in)를 수신하도록 된 제 1클럭제어인버터(37)와, 제1클럭제어인버터(37)의 출력단에 입력단이 접속된 제1인버터(41), 제1인버터(41)의 입력단과 출력단에 출력단과 입력단이 각각 연결됨과 더불어 제1클럭신호 의 역위상인 제2클럭신호 에 의해 일부가 제어되는 복수개의 mosfet를 구비하여서 된 제2클럭제어인버터(38), 제1인버터(41)의 출력단에 입력단이 접속됨과 더불어 제2클럭신호 에 의해 일부가 제어되는 복수개의 mosfet를 구비하여서 된 제3클럭제어인버터(3), 제3클럭제어인버터(39)의 출력단에 입력단이 접속된 제2인번터(42), 제2인버터(42)의 입력단과 출력단에 입력단이 각각 연결됨과 더불어 제1클럭신호 에 의해 일부가 제어되는 복수개의 mosfet를 구비하여서된 제4클럭제어인버터(40) 및 제1내지 제4클럭제어인버터(37,38,39,40)의 mosfet에 병렬로 접속되어 제1, 제2클럭신호 에 의해 제어됨과 더불어 지연제어신호 에 의해 제어되도록 된</ANY> <COMPONENT>복수개의 지연시간제어용 mosfet</COMPONENT><RELATION_27>로 구성된</RELATION_27> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>지연회로</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019870002781 | 5 | 1 | <ANY>지연시간이 지연제어신호에 의해 제어되도록</ANY> <PATENT_ITEM>지연회로</PATENT_ITEM><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE>, | 독립항-공개공보 | 가공데이터 |
| 1019870002781 | 5 | 2 | <ANY>입력신호(d in)를 수신하도록 된 입력단자(3)와, 제1전원(vdd), 상기입력단자(3)에 게이트가 접속됨과 더불어 한 선단이 상기 제1전원(vdd)의 한 전원에 접속된 제1도전형의 제1mosfet(23), 제2전원, 상기 입력단자(3)에 게이트가 접속됨과 더불어 한 선단이 상기 제2전원에 접속된 제2도전형의 제2mosfet(24), 상기 제1mosfet(23)의 다른 선단에 한 선단이 접속되어 제1클럭신호 에 의해 제어되는 제1도전형의 제3mosfet(22) 상기 제3mosfet(22)의 다른 선단과 제2mosfet(24)의 다른선단 사이에 접속되어 제1클럭신호 의 역위상인 제2클럭신호 에 의해 제어되는 제2도전형의 제4mosfet(25). 제1, 제3mosfet(23,22)간의 접속점과 제3, 제4mosfet(22,25)간의 접속점 사이에 접속되어 제1지연제어신호 에 의해 제어되는 제1도전형의 제5mosfet(26), 제2 제4mosfet(24,25) 간의 접속점과 제3, 제4mosfet(22,25)간의 접속점 사이에 접속되어 제1지연제어신호 의 역위상인 제2지연제어신호 에 의해 제어되는 제2도전형의 제6mosfet(27), 제1전원(vdo)에 한선단이 접속됨과 더불어 제3, 제4mosfet(22,25)간의 접속점에 게이트가 접속된 제1도전형의 제7mosfet(28), 제2전원에 한 선단이 접속됨과 더불어 제3, 제4mosfet(22,25)간의 접속점에 게이트가 접속된 제2도전형의 제8mosfet(29), 제7mosfet(28)의 다른 선단에 한 선단이 접속되어 제2클럭신호 에 의해 제어되는 제1도전형의 제9mosfet(31), 제9mosfet(31)의 다른 선단과 제8mosfet(29)이 다른선단 사이에 접속되어 제1클럭신호 에 의해 제어되는 제2도전형의 제10mosfet(33), 제7, 제9mosfet(28,31)간의 접속점과 제9, 제10mosfet(31,33)간의 접속점 사이에 접속되어 제1지연제어신호 에 의해 제어되는 제1도전형의 제11mosfet(30), 제8, 제10mosfet(29,33)간의 접속점과 제9, 제10mosfet(31,33)간의 접속점 사이에 접속되어 제2지연제어신호(ds)에 의해 제어되는 제12mosfet(32)및, 제9, 제10mosfet(31,33)간의 접속점에 접속된</ANY> <COMPONENT>출력단자</COMPONENT><RELATION_27>로 구성된</RELATION_27> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>지연회로</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |