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청구항 목록 (server1). 청구항 텍스트의 태그를 그대로 표시합니다. "가공데이터"를 누르면 해당 출원의 CoT 가공 결과가 팝업으로 열립니다.
| 출원번호 | 청구항 | 순번 | 청구항 텍스트 (XML) | 청구항 속성 | |
|---|---|---|---|---|---|
| 1019880014452 | 9 | 2 | <ANY>실리콘기판 및 제1필드 절연막상에 형성된 제1절연막 및 제1절연막상에 형성되며, 차례로 스택된 폴리실리콘막 및 금속 실리사이드막</ANY><RELATION_400886>을 포함하는 제1배선막으로 구성되며</RELATION_400886>, <COMPONENT>주변회로 부분은 기판 및 제2절연막상에 형성되 제2필드 절연막</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014452 | 9 | 3 | <ANY>실리콘 기판상에 형성된 접속호울</ANY><RELATION_5>을 갖는</RELATION_5> <COMPONENT>제2절연막</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014452 | 9 | 4 | <ANY>제1배선막의 것과 동일하며, 제1배선막의 형성과 동시에 형성되는 층구조를 갖는 접속호울에 형성된 장벽층 및 접속호울에서 장벽층을 덮는 알루미늄 및 실리콘의 합금의 제2배선막으로 구성되며, 제1방향으로 연장되는 접속호울의 에지는 제2필드절연막의 에지에 의해 정의되며, 제2방향으로 연장되는</ANY> <COMPONENT>접속호울의 에지는 제2절연막</COMPONENT><RELATION_400885>을 패턴화함에 의하여 정의되는</RELATION_400885> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>반도체 메모리장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019880014545 | 41 | 1 | <ANY>최소한 하나의 초전도체 표면을 구비하는 고-tc 초전도 재료로 형성된 초전도체로 구성된 초전도 유니트</ANY><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019880014545 | 41 | 2 | <ANY>상기 유니트는 고-tc 초전도체 작동 온도에서 상기 초전도체 표면과 상기 제1표면 부분사이의 표면저항률을 1000μω-cm 2 이하로 유지하도록 상기 초전도체 표면과 접촉하는 상기 제1표면부분과 제2표면부분</ANY><RELATION_400923>을 구비하는, 귀금속으로 형성된</RELATION_400923> <COMPONENT>전기전도패드</COMPONENT>와 | 독립항-공개공보 | 가공데이터 |
| 1019880014545 | 41 | 3 | <ANY>전류가 상기 전기전도패드와 전기전도수단을 통해 상기 초전도유니트와 제2유니트 사ㅣㅇ로 고전류밀도로 전도될 수 있도록 상기 패드의 상기 제2부분에 연결된</ANY> <COMPONENT>전기전도수단</COMPONENT><RELATION_3>을 포함하는</RELATION_3> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>저접촉면 저항률을 갖는 고-tc초전도유니트</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019880014659 | 18 | 1 | <ANY>보우트(1)의 길이 방향에 대하여 수직 상태로 보우트(1)에 배치된 웨이퍼를 열처리하기 위한 열처리로 (20)와, 상기 보우트(1)를 상기로 (20)내에 장착하거나, 로(20)에서 빼내기 위한 붙이고 떼기 수단과, 상기 보우트 (1)를 보호 지지함과 동시에, 상기 보우트(1)를 상기로 (20)의 아래쪽에서 이동 시키거나,</ANY> <COMPONENT>로(20)의 아래쪽</COMPONENT>에<RELATION_375>로 이동시키는</RELATION_375> 보우트 이동 수단과<RELATION_SEP>를 갖는</RELATION_SEP> <PATENT_ITEM>복수개의 열처리 장치 (100)와, 이들 열처리 장치(100)와 다른 공정이 위치와를 연결하는 반송장치(300)와, 를 가지고, 상기 반송장치(300)는, 각 열처리 장치(100)의 반송 수단을 열처리 장치(100)와 다른 공정의 위치와의 사이에서 반송하는 것인 열처리 장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 1 | <ANY>캐패시터상에 쌓인 트랜지스터, 워드선 및 비트선으로 구성되는 메모리셀을 갖고 있는</ANY> <PATENT_ITEM>반도체 메모리 장치</PATENT_ITEM><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 2 | <COMPONENT>그 구성</COMPONENT>이 | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 3 | <ANY>(a) 반도체 기판상</ANY><RELATION_4>에 형성된</RELATION_4> <COMPONENT>제1절연층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 4 | <ANY>(b) 상기 제1절연층상에 형성되고 매트릭스 어레이로 배열되고 상기 제1절연층으로 연장된 트렌치에 의해서 분리되고 상기 제1절연층상에 형성된 제1도전형의 제1반도체층, 상기 제1반도체층상에 형성되고 제1도전형과 반대 도전형인 제2도전형의 제2반도체층 및 상기 제2반도체층상에 형성되고 제1도전형의 제3반도체층으로 구성되고 상기 트랜지스터가 그 상부에 형성되고 상기 캐패시터가 하부</ANY><RELATION_4>에 형성되는</RELATION_4> <COMPONENT>반도체 필라구조</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 5 | <ANY>(c) 제1 및 제2영역을 갖고 있는 상기 필라구조의 측면상에 형성되고 상기 제1영역이 상기 캐패시터의 절연층으로 사용되고 상기 제2영역이 상기 트랜지스터의 게이트 절연층</ANY><RELATION_176>으로 사용되는</RELATION_176> <COMPONENT>제2절연층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 6 | <ANY>(d) 상기 트렌치내 및 상기 제1절연층상에 형성되고 상기 필라구조의 상기 제1반도체층과 실질적으로 같은 두께를 갖으며 상기 제2절연층을 상기 제1반도체층으로 사이에 끼우는 상기 캐패시터</ANY> <RELATION_622724>의 셀판형성용</RELATION_622724> <COMPONENT>제1도전층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 7 | <ANY>(e) 상기 도전층상</ANY><RELATION_4>에 형성되는</RELATION_4> <COMPONENT>제3절연층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 8 | <ANY>(f) 상기 제3절연층 및 상기 제2절연층의 제2영역 상부에 형성되고 상기 필라구조의 상기 제2반도체층을 둘러싸고 상기 트랜지스터의 게이트 전극을 형성하고 제1방향으로 인접하는 그들 도전층들로부터 분리되고 제1방향과 제2방향으로 인접하는 그들 도전층등과 연결되어 상기 워드선</ANY><RELATION_20>을 형성하는</RELATION_20> <COMPONENT>제2도전층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 1 | 9 | <ANY>(g) 상기 제3반도체층상에 형성되고 상기 필라구조의 인접 제3반도체층들과 상기 제1방향에 연하여 연결되어</ANY> <COMPONENT>상기 비트</COMPONENT><RELATION_20>를 형성하는</RELATION_20> 제3도전층<RELATION_SEP>으로 구성되는</RELATION_SEP> <PATENT_ITEM>반도체 메모리 장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 9 | 1 | <ANY>캐패시터상에 쌓인 트랜지스터를 포함하고 반도체 필라 및 메꾸어진 층들내에 형성되고 상기 반도체 필라를 둘러싸고 있는 메모리셀을 갖고 있는</ANY> <PATENT_ITEM>반도체 메모리 장치</PATENT_ITEM><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 9 | 2 | <COMPONENT>그 메모리 장치가 (a) 반도체 기판</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 9 | 3 | <ANY>(b) 상기 반도체 기판상</ANY><RELATION_4>에 형성된</RELATION_4> <COMPONENT>절연층</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019880014759 | 9 | 4 | <ANY>(c) 상기 절연층상에 형성된 복수의 반도체층들, 직교좌표로 매트릭스 어레이로 배열된 복수의 상기 반도체 필라들을 포함하고, 그 원주 측부들이 절연막으로 덮이고 그것이 상기 절연층상의 상기 캐패시터의 제1전극으로서 스토리지 전극을 형성하는 층과 상기 스토리지 전극상에 형성되고 트랜지스터의 활성영역을 형성하는 수직층들</ANY><RELATION_449>을 포함하고 있는</RELATION_449> <COMPONENT>반도체 필라</COMPONENT> | 독립항-공개공보 | 가공데이터 |