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청구항 목록 (server1). 청구항 텍스트의 태그를 그대로 표시합니다. "가공데이터"를 누르면 해당 출원의 CoT 가공 결과가 팝업으로 열립니다.
| 출원번호 | 청구항 | 순번 | 청구항 텍스트 (XML) | 청구항 속성 | |
|---|---|---|---|---|---|
| 1019840008046 | 13 | 5 | <ANY>케이싱의 외부에 회동가능하게 연결된 탄성 랫치, 및 랫치 캠작용 표면과, 접합표면, 및 케이싱의 절제부에 의해 노출된 차폐부재의 부분과 일치하는 위치에서 수용기내에 배치된 접지 접점을 가지고 있고, 수용된 도체들과 하나씩 연결되도록 하우징과 일치하는</ANY> <COMPONENT>다수의 핀 연결자들</COMPONENT><RELATION_397121>을 수용하는 수용기로 구성되며</RELATION_397121> | 독립항-공개공보 | 가공데이터 |
| 1019840008046 | 13 | 6 | <ANY>수용기내로 단자가 이동하므로서 랫치가 캠작용 표면에 결합하고 케이싱에 대하여 회동하여 수용기내로의 단자의 삽입을 용이하게 하고, 랫치가, 캠작용 표면을 통과한때, 접지 접점이 차폐부재와 전기적으로 연결되고 핀 연결자들이 하우징내 도체들과 결합된채 수용기내에 단자를 보유하도록 접합표면에 탄력적으로 맞물리고</ANY> <COMPONENT>차폐부재의 외주부분</COMPONENT><RELATION_397118>이 핀</RELATION_397118> 연결자들을 둘러싸는것<RELATION_SEP>을 특징으로하는</RELATION_SEP> <PATENT_ITEM>시일드 케이블용 코넥터</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019840008058 | 28 | 1 | <ANY>상기 캐패시터는 제15항 제20항, 또는</ANY> <COMPONENT>제22항의 공정</COMPONENT><RELATION_1013>에 의해 제조된</RELATION_1013> 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>캐패시터</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 1 | <ANY>프로그램 가능 판독전용 기억장치</ANY><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 2 | <COMPONENT>복수의 워어드선</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 3 | <ANY>상기 워어드선</ANY> <RELATION_622685>과 교차하는</RELATION_622685> <COMPONENT>복수의 비트선</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 4 | <ANY>상기 워어드선과</ANY> <COMPONENT>상기 비트선 사이의 교차부분</COMPONENT><RELATION_397210>에 배치된 메모리셀들로</RELATION_397210> 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 5 | <ANY>상기 메모리셀의 각각은 상기 비트선중의 하나에 그와 타단이 접속되는 프로그램 가능소자 및 상기 프로그램 가능소자의 일단에 접속되며</ANY> <COMPONENT>상기 워어드선중의 하나에 베이스</COMPONENT><RELATION_397209>가 접속되는 트랜지스터로</RELATION_397209> 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 6 | <ANY>상기 메모리셀의 각각은 제1도전형을 갖는 반도체기판(10p), 상기 반도체기판위에 갖추어져 있으며 상기 제1도전형과 반대의 제 2 도전형을 갖는 제1반도체층(12n), 상기 제 1 반도체층(12n)내에 갖추어지며 상기 제 1 도전형을 갖는 제2반도체층(14p + ), 상기 제 2 반도체층(14p + )내에 갖추어져 있으며</ANY> <COMPONENT>상기 제2도전형</COMPONENT><RELATION_397208>을 갖는 제3반도체층(16n</RELATION_397208> + ), 및 상기 반도체기판과 상기 제1반도체층 사이에 갖추어진 고농도 매입층으로 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 7 | <ANY>상기 메모리셀 각각 내의 상기 트랜지스터는 상기 반도체기판(10p), 상기 제 1 반도체층(12n), 및 상기 제</ANY> <COMPONENT>2 반도체층(14p + )</COMPONENT><RELATION_38>으로 구성되며</RELATION_38> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 11 | 8 | <ANY>상기 메모리셀 각각내의 상기 프로그램 가능 소자는 상기 제 2 반도체층(14p + ) 및 상기 제 3 반도체층(16n + )으로 구성되며 , 상기 메모리셀의 각각은 더우기 상 + 기 제 1 반도체층(12n)내에 갖추어지며 상기 반도체기판(10p)으로부터 상기 제 2 반도체층(14p + )을 향하여 돌출된</ANY> <COMPONENT>고농도 영역(20(p + ),22(p + )</COMPONENT><RELATION_625015>을 더 포함하며 이에 의해 상기</RELATION_625015> 트랜지스터의 베이스폭이 좁아지는 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>프로그램가능 판독전용 기억장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 1 | <PATENT_ITEM>프로그램 가능 판독전용 기억장치</PATENT_ITEM><RELATION_PRE><RELATION_2>에 있어서</RELATION_2></RELATION_PRE> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 2 | <COMPONENT>복수의 워어드선</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 3 | <ANY>상기 워어드선</ANY> <RELATION_622685>과 교차하는</RELATION_622685> <COMPONENT>복수의 비트선</COMPONENT> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 4 | <ANY>상기 워어드선과</ANY> <COMPONENT>상기 비트선 사이의 교차부분</COMPONENT><RELATION_397210>에 배치된 메모리셀들로</RELATION_397210> 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 5 | <ANY>상기 메모리셀의 각각은 상기 비트선중의 하나에 그의 타단이 접속되는 프로그램 가능소자 및 상기 프로그램 가능소자의 일단에 접속되며</ANY> <COMPONENT>상기 워어드선중의 하나에 베이스</COMPONENT><RELATION_397209>가 접속되는 트랜지스터로</RELATION_397209> 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 6 | <ANY>상기 메모리셀의 각각은 제 1 도전형을 갖는 반도체기판(10p), 상기 반도체기판위에 갖추어져 있으며 상기 제 1 도전형과 반대의 제 2 도전형을 갖는 제 1 반도체층(12n), 상기 제 1 반도체층(12n)내에 갖추어지며 상기 제 1 도전형을 갖는 제 2 반도체층(14p + ), 상기 제2반도체층(14p + )내에 갖추어져 있으며</ANY> <COMPONENT>상기 제 2 도전형</COMPONENT><RELATION_4697>을 갖는 제</RELATION_4697> 3 반도체층(16n + ), 및 상기 반도체기판과 상기 제 1 반도체층 사이에 갖추어진 고농도 매입층으로 이루어지며 | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 7 | <ANY>상기 메모리셀 각각내의 상기 트랜지스터는 상기 반도체기판(10p), 상기 제 1 반도체층(12n), 및 상기 제</ANY> <COMPONENT>2 반도체층(14p + )</COMPONENT><RELATION_38>으로 구성되며</RELATION_38> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 8 | <ANY>상기 메모리셀 각각내의 상기 프로그램 가능소자는 상기 제 2 반도체층(14p + ) 및 상기</ANY> <COMPONENT>제3반도체층(16n + )</COMPONENT><RELATION_38>으로 구성되며</RELATION_38> | 독립항-공개공보 | 가공데이터 |
| 1019840008417 | 18 | 9 | <ANY>상기 메모리셀의 각각은 더우기 상기 제1반도체층(12n)내에 갖추어지며 상기 제2반도체층(14p + )으로부터 상기 반도체기판(10p)을 향하여 돌출된</ANY> <COMPONENT>고농도 영역((14p + )b)</COMPONENT><RELATION_625017>을 포함하며 이에 의해 상기</RELATION_625017> 트랜지스터의 베이스폭이 좁아지는 것<RELATION_SEP>을 특징으로 하는</RELATION_SEP> <PATENT_ITEM>프로그램 가능 판독전용 기억장치</PATENT_ITEM> | 독립항-공개공보 | 가공데이터 |